MIPI D-PHYv2.5笔记（4） -- Lane模块类型

       声明：作者是做嵌入式软件开发的，并非专业的硬件设计人员，笔记内容根据自己的经验和对协议的理解输出，肯定存在有些理解和翻译不到位的地方，有疑问请参考原始规范看

        一个Lane模块所需要的功能，是由Lane的类型和Lane模块处于Lane互联部件的哪一侧（Master/Slave）所决定的。有三种主要的Lane的类型：Clock Lane、Unidirectional Data Lane和Bi-directional Data Lane。

        下图展示了一个通用的Lane模块的框图，主要说明了CIL的内部功能。这个通用的Lane模块能够用于所有Lane类型，但在实际使用中，CIL需要哪些东西是根据Lane的类型和Lane所处的位置所决定的。

图1 Universal Lane Module Architecture 

        对于实际场景而言，会有多种简化版本的Lane模块。下表展示了不同类型的Lane描述符。

         表格中，任何用于识别Lane类型的四个字符（CIL-之后的四个字符），都可以被X来替换，X表示对应的功能可以是所有可选项中的任意一个。举例来说，CIL-MFEN是一个简化版本的CIL功能，用于单向Lane的Mater侧，只有Forward Direction，只在这个方向上带有Escape Mode功能。CIL-SRXX是一个简化版的CIL功能，用于支持双向Lane的Slave侧，支持HS通信和任意相关的Escape Mode子集。

        需要注意的是，CIL-XFXN表明链路是单向的，但CIL-XRXX或CIL-XXXY都表示双向链路。Clock Lane的Forward ‘Escape’（ULPS）和Data Lane的Escape Mode的相关项是不同的。

        对于PPI（PHY Protocol Interface），规范建议包含的东西有Data-in和Data-out（字节格式）、Input和（或）Output的时钟信号和控制信号。控制信号包含请求（request）、握手（handshakes）、测试设置（test setttings）以及初始化（initialization）。

单向Data Lane

        对于单向的Data Lane，Master侧模块至少要包含一个HS-TX，LP-TX以及一个CIL-MFXN功能。Slave侧模块至少要包含一个HS-RX，LP-RX以及一个CIL-SFXN。可选择包含ALP-ED。

双向Data Lane

        对于双向的Data Lane模块来说，它包含了某些反向通信的形式；或者是High-Speed Reverse Communication、Reverse Escape Mode或者两者都有。具体所需要的功能，由Lane模块中包含了哪些反向通信的方法而定。

不带High-Speed Reverse Communication的双向Data Lane

        这种类型的Lane模块要包含一个Reverse Escape Mode。Master侧Lane模块包含一个HS-TX、LP-TX、LP-RX、LP-CD和CIL-MFXY。Slave侧包含一个HS-RX、LP-RX、LP-TX、LP-CD以及一个CIL-SFXY。可选包含ALP-ED。

带High-Speed Reverse Communication的双向Data Lane

         这种类型的Lane模块要包含一个Reverse Escape Mode。Master侧Lane模块包含一个HS-TX、HS-RX、LP-TX、LP-RX、LP-CD和CIL-MRXX。Slave侧包含一个HS-RX、HS-TX、LP-RX、LP-TX、LP-CD以及一个CIL-SRXX。可选包含ALP-ED。

        这种类型的Lane模块看起来Master和Slave两侧的东西是一样的，但由于链路的非对称性，其中一侧要配置成Master，另一侧配置成Slave（个人理解：Master的HS-TX和Slave的HS-RX对应）。

时钟Lane

        对于Clock Lane，只有部分Line States会用到。但是对于时钟传输和Low-Power模式而言，需要的TX和RX功能是和单向Data Lane的功能是相同的。Master侧的Clock Lane模块包含一个HS-TX、LP-TX以及一个CIL-MCNN功能，Slave侧的Clock Lane模块包含一个HS-RX、LP-RX以及一个CIL-SCNN功能。可选包含ALP-ED。

        对于Clock Lane来说，虽然所需的功能和单向Data Lane类似，但并不完全相同。高速DDR时钟在正交相位（quadrature phase）中带数据信号传输，而不是同相位（in-phase）。另外，Clock Lane Escape Mode entry和Data Lane的Escape Mode entry不同。由于Clock Lane只支持ULPS，Escap Mode entry code是不需要的。