数字电子技术复习（三）——触发器和时序电路

只要包含记忆元件的电路就是时序电路，其基本单元是锁存器和触发器。

锁存器和触发器

锁存器是电平控制数据输入，触发器是脉冲边沿控制数据输入。
注意这两种元件的初态不确定性。
锁存器存在空翻现象

锁存器

基本RS锁存器

置位和复位信号均无效时输出保持，哪个有效输出就是哪个，不允许均有效（Q和Q非均为一，但一起跳为无效后会不确定）。
由于电路存在传输时延，故要求置位和复位脉冲宽度最少需要两个门的延迟时间$t_w>2t_{pd}$。
基本RS锁存器常用于硬件消除抖动，软件消抖方法是延时。

时钟控制RS锁存器

在CP电平的有效期间内锁存器才能根据输入信号翻转，CP无效时输出不变。

时钟控制D触发器

$$Q^{n+1}=D$$

锁存器在微处理器中应用

端口的分时复用。

锁存器缺点

• 属于电平触发，对毛刺敏感，抗干扰能力差。
• 不能异步复位，上电后处于不确定状态。
• 使静态时序变得复杂，不利于设计可重用性。
• 在可编程逻辑器件中需要更多资源。

触发器

提高了电路的抗干扰能力，也可方便实现同步时序电路。

D触发器

• 动态特性：D信号要在CP上沿提前两个门延迟时间送入（建立时间$t_{set}=2t_{pd}$），CP之后还要一段时间才能能D变化送到输出（保持时间$t_h=t_{pd}$）。一般对高电平要求大于三倍门延时，低电平大于两倍（对于高电平触发）。
• 若D变化与CP触发沿同时到达会出现亚稳态，一段波动之后回到之前状态。
• 清零和置一不受时钟影响。
• 典型应用：分频、计数。

其他触发器

• 边沿JK触发器：$Q^{n+1}=J\overline{Q^n}+\overline{K}Q^n$
  JK均为1翻转，均为0不变，否则按J变化。
• T触发器
  把JK触发器的两个输入接一起，为1翻转，为0不变。
• T’触发器：T触发器输入为1。
  是一种二分频电路也是一位二进制计数器。

时序逻辑电路

基本概念

时序逻辑电路一般由组合逻辑电路和存储电路两部分组成。
- 输出方程：输出信号与输入信号和存储电路输出状态之间关系。
- 驱动方程：存储电路输入信号与外部输入信号和存储电路输出状态关系。
- 状态方程：存储电路次态和存储电路输入信号及其现态的关系。
时序电路按是否所有触发器时钟都接在统一时钟上分为同步/异步时序电路。
按输出信号是否和输入有关分为Mealy型和Moore型状态机。

描述方式

• 特征方程
• 状态转换表：用表格反映时钟作用下电路现态、输入和输出、次态之间关系。
  有时也用态序表代替状态转换表
• 状态转换图
• 信号时序图
  对于电路中的某一个状态变量，还可以用次态卡诺图来表示。

时序逻辑电路的分析与设计

• 分析：电路图-特征方程-次态卡诺图-状态转换图、表、时序图-逻辑功能
• 设计：逻辑功能-状态转换图-选触发器-状态转换表-次态卡诺图-方程-电路图-功能和自启动检查
  自启动的意思是对于任何一个状态都能在若干个CP周期之后回到主循环。

集成计数器

分为同步计数器和异步计数器（按时钟输入方式）、二进制计数器和十进制计数器。
注意同、异步操作和同异步电路的概念不同。

多片级联

• 同步级联：将CO作为高一级的使能端
• 异步级联：将CO作为高一级的时钟端
  注意CO端什么时候为1。

任意进制计数器

控制端若是异步操作，取最后一个状态之后的那个无效状态为反馈状态。
控制端若是同步操作，取最后一个状态（有效状态）为反馈状态。

寄存器

用来存储二进制数据的逻辑器件。
可分为（并行）寄存器和移位寄存器。
- 寄存器
可以直到将数据并行输入、保存并在合适的时候输出的功能。
一种常用的寄存器是三态寄存器，是由D触发器和三态门输出电路组合。在数字系统中不同部件的数据是用公共数据总线传送的，每个时刻只能有一个输出有效。
- 移位寄存器
按移位方式又可分为单向、双向移位寄存器。
移位寄存器可以起到并串转换的作用，是接收器和发生器的一个重要组成部分。