【FPGA学习笔记】第六章：Quartus II的常见错误分析

第六章        Quartus II的常见错误分析

Error:Top-level design entity "XXX"is undefined Err

顶层实体没有定义！最好把你的工程名和实体名（module后面的名字）设为同一个即可，刚入门的时候，都有这样的经历。

菜单Assignments -> Settings...

打开后点击第一个General选项里，在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了。例如：

entity mux2 is

 port

 (

 a, b, en : in bit;

 c : out bit

 );

end mux2;

那么实体名字就是 mux2,你填这个进去就可以了。

 

Error (10110): Verilog HDL error at XXXXXX.v(19): variable"XXX" has mixed blocking and nonblocking Procedural Assignments --must be all blocking or all nonblocking assignments

在时序逻辑电路中，要使用非阻塞赋值<=。

 

Error: Can't compile duplicate declarationsof entity "LED" into library "work"

  Error:Instance could be entity "LED" in file LED.bdf

  Error:Instance could be entity "LED" in file LED.v

证实了错误原因就是重名文件做怪。

注意：同一个文件名只能代表一个模块，即 *.v文件和 *.bdf文件等不同扩展名的文件只能代表同一个模块，如果建立了其中一个改扩展名的文件就不能建立统一名称的其他扩展名的文件。

 

Error: Can't continue timing simulation because delay annotationinformation for design is missing

即要对工程进行时序仿真时未编译工程，导致报错

解决办法:ACTION:Successfully run the Timing Analyzer or Fitterbefore running timing simulation.即时序仿真之前先编译工程。

Warning (10230): Verilog HDL assignment warning at lcd1602.v(211): truncated value with size 32 to match size of target (6)

因为没有指定位宽，所以系统提示默认为32位所以你将out <= out + 1 改为out <= out + 1'b1 就可以了。

Warning: Output pins are stuck at VCC or GND

这个的意思是您的这几个输出管脚直接接地了（意思是它们的值一直都是0）。当然如果这符合您的设计要求这种警告可以不管。