verilog中的generate代码循环例化应用

例化100个4bit加法器
在Verilog中，genvar 是一个特殊的数据类型，用于在 generate 块中迭代生成代码。它可以用于循环结构（例如 for 循环）中，用于生成多个实例或生成其他形式的重复结构。

module top_module(
    input [399:0] a, b,
    input cin,
    output cout,
    output [399:0] sum
);

wire [99:0] cout_vector; // Array to store carry-out from each digit addition

// Generate 100 instances of bcd_fadd
genvar i;
generate
    for (i = 0; i < 100; i = i + 1) begin
        bcd_fadd bcd_fadd_instance(
            .a(a[i*4 +: 4]),  // Extract 4-bit BCD digit from input a
            .b(b[i*4 +: 4]),  // Extract 4-bit BCD digit from input b
            .cin(i == 0 ? cin : cout_vector[i-1]),  // Connect carry-in to first instance, otherwise use previous digit's carry-out
            .cout(cout_vector[i]),  // Connect carry-out to cout_vector
            .sum(sum[i*4 +: 4])  // Connect sum to output sum
        );
    end
endgenerate

assign cout = cout_vector[99]; // Final carry-out

endmodule