ZYNQ7035使用FDMA读写PL DDR

已于 2023-11-03 17:06:37 修改
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分类专栏： ZYNQ:FPGA_AXI_ARM 文章标签： fpga
于 2021-11-19 21:44:08 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/wangjie36/article/details/121430889
版权
本文介绍了如何在ZYNQ7035平台上利用FDMA接口进行PL DDR的读写测试。内容涵盖了DDR的配置、连接作用，以及在Vivado工程中实现DDR读写的步骤，包括直接写入DDR、通过BRAM缓冲以及读取PL写入数据的操作。此外，还强调了DDR的地址线、数据线和控制信号的详细说明。
摘要由CSDN通过智能技术生成

MZ7035核心板上集成了4片DDR其中如2片挂载到PL端DDR采用了镁光MT41K256M16RE-125/
MT41K256M16RE-107或者兼容型号。PL DDR挂到XC7Z035-2FFG676I 芯片的BANK33和 BANK34，并且需要注意当DDR运行于1333M以上，需要设置DCI电阻,DCI可以共享，DCI电阻通过80.6R上拉到XC7Z035-2FFG676I芯片的K11和通过80.6R下拉到 XC7Z035-2FFG676I 芯片的K10.

 PS ADDR

PL ADDR

一，目的：通过uiFDMA3.0接口，编写DDR测试程序，对MIG接口读写仿真和测试。

二，DDR连线作用

一个SOC上会有很DDR颗粒，一个DDR首先有多少个BANK组成，每个BANK里面的存储单元(cell)通过列(Column)和行(Row)来寻址访问,MT41K256M16XX(容量大小为256M*16bits
即512MB)系列的DDR3，容量大小为 2^(Column+ Row+BA)*2=2^(10+15+3

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寒听雪落
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