应用于宽带阵列的32纳米CMOS工艺单片集成超高速采样器

这里看到的这篇文章出自2013年的COMCAS会议（IEEE International Conference on Microwaves, Communications, Antennas and Electronic Systems）¹，虽然年代比较久远，但这篇SEMTECH公司所宣称实现的采样器技术指标却相当不错。不过从目前市场上的货架产品来看，该技术指标的产品并没有普及，可能需要进一步跟踪调研。

现有的相控阵架构

架构1：直接变频到基带采样

构成部分包括前端芯片（Front-End IC）、窄带的带通滤波器、收发开关和巴伦、模拟I/Q收发器（I/Q Transceiver）、通道低通滤波器、基带I/Q采样器和子阵处理ASIC/FPGA。该架构的等效采样速率在120Msps，可编程的瞬时带宽为60MHz。

该结构优点：可以采用低速率的ADC和DAC；采用有源滤波可以很容易实现低频的模拟低通滤波器。

该结构缺点：需要精确调节的频率综合器；需要对模拟I/Q调制解调器进行正交误差校正；无法适应同时多波束和多波段的需求。

图1 相控阵架构1：直接变频到基带采样¹

架构 2：射频RF变频到中频IF采样

构成部分包括前端芯片（Front-End IC）、窄带的带通滤波器、收发开关和巴伦、模拟I/Q收发器（I/Q Transceiver）、通道低通滤波器、带DDC射频采样器、带DUC的数模转换器和子阵处理ASIC/FPGA。该架构的等效采样速率在5Gsps，可编程的瞬时带宽可高达2.5GHz。

该结构的优点：没有模拟正交误差；中低速率的ADC和DAC；数字信道化。

该结构的缺点：需要前端滤波器滤除镜像频率；需要IF模拟带通滤波器。

图2 相控阵架构2：射频RF变频到中频IF采样¹

架构 3：灵活高性能宽带数字化方案

构成部分包括收发开关、低噪声放大器、功率放大器、双通道的数字接收机芯片、双通道的数字发射机芯片和子阵处理器。

该架构的优势：不需要小步进的综合器，从而能够降低孔径抖动；极大限度降低模拟前端滤波，不需要镜频抑制；可以同时处理多波束多带宽；灵活性，可以在数字域扩展波束数和带宽数；过采样提高系统SNR。

该架构的劣势：需要高速ADC和DAC；需要高复杂度数字功能。

图3 相控阵架构3：灵活高性能宽带数字化方案¹

共8组双通道的数字接收机芯片与子阵波束合成ASIC/FPGA可以构成可缩放的子阵，通过光纤与中央阵列处理器连接。

图4 由相控阵架构3构成的16单元接收子阵¹

实现数字化阵列架构3的ADC需求

要实现上述架构，需要的采样器采样速率大于40Gsps，输入带宽大于20GHz，SNDR为40-50dB，对应的ENOB为6-8bits，无杂散动态范围45dB-60dB，每通道的功率损耗小于1W，并且需要集成DSP完成NCO、DDC/DUC、抽取滤波等功能。

图5 ADC需求¹

关键1：工艺选择

工艺的选择至关重要，需要考虑深亚微米（0.25μm以下）、速度、噪声、模拟集成等需求。文中选择IBM 32nm 的 CMOS on SOI工艺。

图6 IBM的32nm工艺¹

关键2：ADC结构选择

常用的三种ADC结构Flash/Pipeline/SAR各有优缺点，如果考虑采用时间交织ADC和DSP。在8bits精度要求下，SAR在尺寸和功耗上是最佳选择。

图7 选择不同的ADC架构¹

关键3：TI-ADC的误差项

三种误差：Offset mismatch、Gain mismatch、Sample phase mismatch。这三种误差需要特定的校准算法进行处理。

实现的高速ADC

下图是文中介绍当时最先进的ADC框图。由CMU产生一个32GHz的时钟，分路并同步对齐；输入电流分配到32个集成级；总共128个SAR ADC通过500MHz的采样速率采样32个积分器输出；校准增益（相位）和频偏失配。

图8 实现架构¹

校准前后，SNR从22.8dB提高到36dB，SNDR从22.8dB提高到35.9dB。

图9 校准前后对比¹

最终实现的采样速率44Gsps-70Gsps，ENOB5.8bits，SFDR41.9dB，分辨率带宽14GHz，功率1W。

图10 最后实现的实物与指标¹

小结

1. 射频直采直接数字化架构比较适合实现宽带的相控阵；
2. 模拟通道和ADC转换的苛刻要求是实现射频直采数字化的障碍；
3. CMOS技术的进展使得宽带数字化技术得以实现；
4. SEMTECH公司完成了采样速率高达64Gsps的采样器的研制；

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1. R. Levinson, C. Hornbuckle and K. Dyer, “A monolithic analog to digital converter in 32nm CMOS for broadband phased array applications,” 2013 IEEE International Conference on Microwaves, Communications, Antennas and Electronic Systems (COMCAS 2013), 2013, pp. 1-13, doi: 10.1109/COMCAS.2013.6685320. ↩︎ ↩︎ ↩︎ ↩︎ ↩︎ ↩︎ ↩︎ ↩︎ ↩︎ ↩︎ ↩︎