2019年06月_weiweiliulu

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原创基于RIFFA的PCIE

RIFFA 要想用起来，不仅要有FPGA 代码，还需要有PC 的驱动和代码。下面描述Linux 环境下怎么安装驱动和运行代码。驱动安装打开终端，进入riffa 驱动所在路径 cd（空格）（riffa路径拖入 xx\riffa_2.2.2\source\driver\linux）2）安装内核头文件 $ sudo make setup这将尝试使用...

2019-06-25 11:53:31 6565 5

原创 AURORA 8B/10B IP 核详解

Aurora 基础知识没有了解，只是用了一下IP核。废话不说，直接上IP核下面选择aurora的lane通道。这里需要注意，选择的要和最后引脚分配的一致。也尝试过，在一个IP 核中开4个lane，其中一个做主，另外3个做从。下板子验证过，三个可以独立工作。主lane没有互联lane up 他三个的工作也正常。因为，主lane只要时钟正常，其他lane就可以正常工...

2019-06-18 18:07:17 14518 3

原创 vivado 时序约束

XDC的基本语法可以分为时钟约束、IO约束以及时序例外约束，对一个设计进行约束的先后顺序也可以按照这三类约束依次进行。时钟约束时钟约束必须最早创建，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。如果是差分输入的时钟，可以仅在差分对的P侧用get_ports获取端口，并使用create_clock创建。create_clock...

2019-06-17 13:51:46 18933

原创 fifo IP 核使用常见问题汇总

fifo 做为FPGA常用的一个模块，每次用的时候都是丢三落四，不是忘这里就是忘哪里。现在记录下来。1--- 关于FIFO 的复位，是高复位。懒得用复位信号的时候，就是把复位信号一直拉低。后来仿真发现，这样fifo是不工作的，因为仿真时候观察写入和读出数据计数都是0。在虚伪的时候还需要注意，复位信号如果和fifo的时钟不同步，一定要在新时钟下面打两拍。还有...

2019-06-10 11:46:17 6573 7

原创 vivao implemment 的时候时序有报错怎么办

首先，在这里整体看一下，都有哪些时序错误，能在代码中处理的就在代码中处理了。一路选下来，可以看到具体是哪个地方的时序错了。基本上都是跨时钟域操作。可以看到是哪个变量，从哪到哪的时钟有问题。最好是先在代码中更改错误。如果代码中更改了以后，还是不行，请继续下面操作：看到OK 点，知道进入下面界面界面中，红色和橙色标注的就是时序有问题的。需要处理。后面发现，...

2019-06-06 11:20:11 707

原创 DDR3学习之一好用的学习资料

https://blog.csdn.net/u012923751/article/details/83241169 理解DDRhttps://wenku.baidu.com/view/ac32c8bcf705cc1754270923.html Xilinx平台DDR3设计教程之仿真https://wenku.baidu.com/view/2ffa1334783e0912a316...

2019-06-05 11:58:01 2027