8位并行左移串行转换电路_高速串行总线设计基础（五）揭秘SERDES高速面纱之多相数据提取电路与线路编码方案...

• 前言

• 多相数据提取电路

• 线路编码方案

• 参考文献

前言

SERDES可以工作在多吉比特的速率，同样作为串行总线的SPI却常常在十兆或数十兆比特的速率，为何差别这么大呢？SERDES的特别之处在哪里？用了什么技术？这里来揭秘SERDES高速面纱！

多相数据提取电路

采取多相位时钟处理数据的技术应用十分广泛，例如ADC芯片：EV10AQ190A，它的单通道模式就利用了多相位时钟技术对模拟信号进行采样：

单通道模式采样技术

这时多相位时钟技术运用到了ADC电路设计中，可以实现使用数据流的4倍速率提升。解读ADC采样芯片(EV10AQ190A)的工作模式(单通道模式)^[1]

如果将这种技术运用到吉比特收发器中呢？当然也可以大展身手，如下：

如下多相数据提取电路：

如果我们有比特率为x的输入串行流，则可以通过使用慢速时钟的多个相位来以x / 4的时钟恢复流。输入流被定向到四个触发器，每个触发器在时钟的不同相位(0、90、180和270)下运行。

多相数据提取电路

多相提取电路时序图

然后，每个触发器送入一个由下一个最低相位时钟的触发器， 直到以零相时钟开始计时。这就将输入的数据流反串成一个4位字，以输入数据流的1/4时钟速率运行。

在前面的示例中，将相位对齐，时钟恰好是输入流速率的1/4。怎么发生的？我们必须锁定传入的串行数据流。我们可以使用经典的锁相环(PLL)来完成此操作，但这将需要全速率时钟并达到目的。高速SERDES的最大进步之一涉及用于时钟和数据恢复的PLL。普通PLL需要以数据速度运行的时钟，但是可以使用几种技术来避免这种需求，包括分数速率鉴相器&