基于verilog状态机的交通灯演示

设计要求：设计一个简易的交通灯（系统时钟1hz共阴极）。南北方向为主干道（L3~L1),绿灯时间为29s；东西方向为次干道（L6~L4),绿灯时间为19s；在一个方向从红灯转绿灯前3s，另一个方向黄灯亮3s。

                      S1      S2     S3     S4     S1
  主干道           红灯    红灯    绿灯   黄灯   红灯
 次干道            绿灯    黄灯    红灯   红灯   绿灯
                     19S     3S     29S    3S   19S

module traffic(clk,rst_n,led);
input clk;
input rst_n;
output [5:0] led;

reg [5:0] led;
reg [4:0] time_left;
reg [1:0] state;

parameter [1:0] S1 = 2'b00,
                S2 = 2'b01,
        S3 = 2'b11,
        S4 = 2'b10;
        
    clk_div CD(
        .clk(clk), 
        .clkout(clkout)
            ); //分频模块    
    always @(posedge clk or negedge rst_