verilog 字符串


3.4.3字符串常量

字符串是双引号内的字符序列,用一串8位二进制ASCⅡ码的形式表示,每一个8位二进制ASCⅡ码代表一个字符。例如:字符串“ab”等价于16'h5758。如果字符串被用作Verilog表达式或复制语句的操作数,则字符串被看做无符号整数序列。

 

 
1.字符串变量声明
字符串变量是寄存器型变量,它具有与字符串的字符数乘以8相等的位宽。

【例3.13】字符串变量的声明。
存储12个字符的字符串“Hello China!”需要8*12(即96位)宽的寄存器。
reg [8*12:1] str1;
initial
begin
str =“Hello China!”;
end

2.字符串操作
可以使用Verilog HDL的操作符对字符串进行处理,被操作符处理的数据是8位ASCⅡ码的序列。在操作过程中,如果声明的字符串变量位数大于字符串实际长度,则在赋值操作后,字符串变量的左端(即高位)补0。这一点与非字符串值的赋值操作是一致的。如果声明的字符串变量位数小于字符串实际长度,那么字符串的左端被截去,这些高位字符就丢失了。

【例3.14】字符串操作的例子
module string_test;
reg[8*14:1] stringvar;
initial
begin
stringvar=“Hello China”;
$display(“%s is stored as %h”,stringvar,stringvar);
Stringvar={stringvar.“!!!”};
$display(“%s is stored as %h”,stringvar,stringvar);
end
endmodule
输出结果为:
Hello China is stored as 00000048656c6c6f20776f726c64
Hello China!!! is stored as 48656c6c6f20776f726c64212121


 

转载于:https://www.cnblogs.com/fbi888/archive/2013/06/14/3135012.html

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