Vivado如何使用命令行创建工程

前言

vivado中采用TCL脚本语言来作为其命令解释语言。除去可以普通的图形界面流程还可以使用tcl脚本创建工程并导入相关源文件。

 

流程

新版本如下：

新版本无需打开vivado啦，不过注意添加bin路径到系统环境变量中。

新版使用bat文件启动vivado创建zynq工程。

 

每次只需修改bat中的路径，tcl脚本路径无需修改。修改完成直接双击bat执行即可。

假定存在如下目录：F:\project\Develop_ZYNQ\20190615_demo\dev ，请把bat文件和tcl文件均放置在dev目录下。

bat文件如下所示。

start "C:\Windows\System32\cmd.exe" 
@echo #######################
@echo Power By Kingstacker.
@echo Produce the Zynq project.
@echo INPUT CLK: 33.333333MHZ
@echo FCLK0: 100M,DDR3: MT41K256M16 RE-125
@echo Uart1: OPEN
@echo Please verify your project dir validity!
@echo #######################
F:
cd F:\project\Develop_ZYNQ\20190615_demo\dev
vivado -source zynq_create.tcl
exit

 tcl文件如下所示：

##############################################################
####
####
####
##############################################################
#设置器件型号
set device_model xc7z035ffg676-2
#设置工程创建位置
set dev_dir [pwd]
#确保切换到了工程位置
cd $dev_dir
puts "The home_dir is $dev_dir now!"
#创建工程
create_project project_1 $dev_dir -part $device_model
set_property board_part milianke:dev_zynq:part0:1.2 [current_project]
set_property simulator_language Verilog [current_project]
#创建块设计
create_bd_design "design_1"
startgroup
create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.5 processing_system7_0
endgroup
startgroup
set_property -dict [list CONFIG.PCW_FPGA0_PERIPHERAL_FREQMHZ {100} CONFIG.PCW_PRESET_BANK1_VOLTAGE {LVCMOS 1.8V} CONFIG.PCW_UIPARAM_DDR_PARTNO {MT41K256M16 RE-125} CONFIG.PCW_UART1_PERIPHERAL_ENABLE {1}] [get_bd_cells processing_system7_0]
endgroup
apply_bd_automation -rule xilinx.com:bd_rule:processing_system7 -config {make_external "FIXED_IO, DDR" Master "Disable" Slave "Disable" }  [get_bd_cells processing_system7_0]
connect_bd_net [get_bd_pins processing_system7_0/FCLK_CLK0] [get_bd_pins processing_system7_0/M_AXI_GP0_ACLK]
make_wrapper -files [get_files $dev_dir/project_1.srcs/sources_1/bd/design_1/design_1.bd] -top
#创建壳子
add_files -norecurse $dev_dir/project_1.srcs/sources_1/bd/design_1/hdl/design_1_wrapper.v
update_compile_order -fileset sources_1
update_compile_order -fileset sim_1

 

 

老版本如下：

1.首先还是要打开vivado图形主界面。

 

2.在某路径下放置好tcl脚本文件。

然后source 路径下的tcl文件即可。

 

tcl脚本文件内容解析：创建一个工程并添加v文件以及xdc约束文件

 1 #creat the project;add the v file;
 2 #set home_dir;
 3 set home_dir E:/kingstacker/project_2018/demo
 4 #set project name;
 5 set pro_name demo
 6 #set device type;
 7 set device_type xc7a100tcsg324-1
 8 ################################
 9 create_project ${pro_name} ${home_dir}/dev -part ${device_type}
10 set_property simulator_language Verilog [current_project]
11 add_files -norecurse ${home_dir}/src/demo_7_7.v
12 update_compile_order -fileset sources_1
13 update_compile_order -fileset sim_1
14 add_files -fileset constrs_1 -norecurse ${home_dir}/cons/demo.xdc

 

备注：

设置工程目录，

设置好工程名字，

设置器件名称，

创建工程；

添加v文件；

添加约束文件；

 

 

转载于:https://www.cnblogs.com/kingstacker/p/9810823.html