vivado路径最大时钟约束_Vivado那些事儿—扇出分析与优化

不点蓝字，何来故事？

　　在FPGA设计里，信号的扇出对于时序收敛有很大的影响，当我们整体工程设计完成后，工程的扇出分析也是有必要的。

report_high_fanout_nets

    Vivado中提供report_high_fanout_nets指令用于查看信号扇出报告。当工程跑完综合或者布局布线后打开Open Syhthesied/Implementation Design(必须，否则无法执行该指令)，在Tcl Console中执行：

report_high_fanout_nets

    即会生成扇出报告：

    默认会显示10条最大扇出路径，同时会显示Driver Type。    report_high_fanout_nets也可附带一系列的参数，执行如下指令即可查看可用参数：

report_high_fanout_nets -help

    这里列出几个常用的：

• -timing：生成扇出报告里附带信号的时序信息。   

• -clocks：指定显示某个时钟域的信号扇出。

• -max_nets:指定报告中显示的信号个数，默认为10。<