FPGA设计优化（3.7）

        设计规则1：对综合后的设计就要开始进行扇出分析，以尽早发现高扇出的网线，并评估其可能对设计造成的影响。report_high_fanout_nets的具体用法如Tcl代码9-1所示。代码第3行的选项-load_types生成的报告样例如图9-1所示。从此报告中可以看到网线rectify_reset的扇出为10239，是由触发器驱动的（对应Driver Type列），其负载由两部分构成：触发器的复位/置位（对应
Set/Reset Slice列）和BRAM/DSP/OTHER的复位/置位（对应Set/ResetBRAM/DSP/OTHER列）。如果需要进一步获取网线rectify_reset的所有负载以便分析，可先在图9-1的报告中选中该网线，再执行Tcl代码9-2即可。

         Tcl代码9-1第5行选项-timing生成的报告如图9-2所示，其中增加了Worst Slack（ns）和Worst Delay（ns）两个信息，这有助于判断该网线是否对时序收敛构成威胁。如果需要查看穿过报告中某个网线的时序路径的时序信息，如这里的usbEngine1/u1/u3/O3，可先在此报告中选中该网线，再执行Tcl代码9-3，即可生成对应的时序报告，如图9-3所示。可以看到，该