vcd文件中存储多维数组 vcs_IC设计——EDA软件篇——VCS使用

1. 基础知识

运行机理

HDL仿真器编译代码的过程由编译，建模和仿真三个阶段(详情见该文第4大点：https://blog.csdn.net/qq_39815222/article/details/89601331)，VCS将三个阶段独立开来，使compilation与elaboration可以通过仿真前的命令行单独执行，而simulation阶段则可以直接运行建立好的模型

因此VCS修改参数(parameter类型)需要在独立的elaboration阶段修改，类似的QuestaSim可在仿真阶段修改(后台事先会执行elaboration阶段)。

2. 操作

analyze

-j10                                                                                    //多核编译，该例为10核

compile

vcs +v2k  -debug_all                                     //案例：编译顶层文件 支持verilog2001标准

-sverilog                                                                             //支持systemverilog

-mhdl                                                                                 //实现混合HDL语言的编译和仿真

-v                                                                    //列举编译的源文件

-y