verilog中case使用及资源消耗

最新推荐文章于 2024-07-29 02:53:56 发布

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分类专栏： FPGA

本文链接：https://blog.csdn.net/weixin_41632866/article/details/90479053

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本文介绍了如何使用Verilog的case语句将12位独热码转换为4位二进制，并探讨了不同case语句实现方式对资源消耗的影响。通过对比分析，发现加入default的情况可以减少LUT资源，而将default设为4'b0000则可能导致资源增加。

摘要由CSDN通过智能技术生成

背景描述：将一个独热码转换成二进制。

分析：由于当前使用的zynq是6输入的lut，设计一个较简单的12bit独热码转换为4bit的二进制。根据如下代码可以知道每一个bit都可以用一个lut解决问题。

第一版的代码：

assign binary_data                  = binary;    
always @(posedge clk) begin
        case(onehot_data) 
            VAL_0   : binary            <= 4'b0000;
            VAL_1   : binary            <= 4'b0001;
            VAL_2   : binary            <= 4'b0010;
            VAL_3   : binary            <= 4'b0011;
            VAL_4   : binary            <= 4'b0100;
            VAL_5   : binary            <= 4'b0101;
            VAL_6   : binary            <= 4'b0110;
            VAL_7   : binary            <= 4'b0111;
            VAL_8   : binary            <= 4'b1000;
            VAL_9   : binary            <= 4'b1001;
            VAL_10  : binary            <= 4