可综合风格的VerilogHDL模块实例

1、赋值语句：assign{cout,sum}=a+b+cin;

2、利用电平敏感的always块设计组合逻辑电路

3、always块中如果含有局部变量，就必须在begin后加模块名，是必须加，同样的task中也是要这样。

4、3-8译码器　　assign out=1'b1<<in;//经典

5、assign cout=(&out)&cin;//表示当out的所有位都为1时，并且进位cin也为1时，cout才为1。

6、复位和置位是分为：异步和同步两种。

　　异步即：@（posedge clk or negedge rst）

　　同步即：@（posedge clk）  

　　　　　　　　if(!rst)　　begin　　end

　　　　　　　　else　　begin　　end 

　　　　　　　　

 

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