(筆記) 如何使用$width? (SOC) (Verilog)

Abstract
$width是Verilog所提供的專門用來做timing check的system task，可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求，若pulse width小於我們所指定的需求，將產生violation warning。

Introduction
使用環境：NC-Verilog 5.4 + Debussy 5.4

如下圖所示，若pulse width小於limit時，將產生violation warning。

Testbench
width_tb.v / Verilog

1  /*  
2  (C) OOMusou 2009 http://oomusou.cnblogs.com
3 
4  Filename    : width_tb.v
5  Compiler    : NC-Verilog 5.4 + debussy 5.4
6  Description : $width demo
7  Release     : 07/15/2009 1.0
8  */
9 
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