如何”实现” timing violation之 pulse width violation

由于一直良好的设计（自夸）和保守的设计风格（200 MHz 以上面谈）。一般偶尔碰上set up violation。但是从来没有碰上过Pulse Width violation 。最近在同事的助攻下，看到Timing Report 里的Pulse width violation 的时候，居然异常的高兴。。。在此记录一下如何达成这个时序违例的。

Ibufio 时钟网络的最大的频率是给出的。artix 7 系列 一般情况下是680MHz。所以在用oser的时候同事给我保票用625MHz没问题。结果我们用的是speedgrade 1 的器件（最慢的）。ibufio时钟网络最高支持600MHz。 当我给这个网络加了625MHz的时钟后。minimum pulse width 就出现了! (后来发现，pulse width violation 好像在asic 物理实现里好像还挺常见的）