芯片设计中的latch_数字IC设计职位经典笔试面试100题第八更

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描述你对集成电路工艺的认识。(仕兰微面试题目)

逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真)-预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成--工艺设计与生产--芯片测试--芯片应用，在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。

是否接触过自动布局布线？请说出一两种工具软件。

自动布局布线需要哪些基本元素？

自动布局布线其基本流程如下：

1、读入网表，跟foundry提供的标准单元库和Pad库以及宏模块库进行映射；

2、整体布局，规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息；

3、读入时序约束文件，设置好timing setup菜单，为后面进行时序驱动的布局布线做准备；

4、详细布局，力求使后面布线能顺利满足布线布通率100%的要求和时序的要求；

5、时钟树综合，为了降低clock skew而产生由许多buffer单元组成的“时钟树”；

6、布线，先对电源线和时钟信号布线，然后对信号线布线，目标是最大程度地满足时序；

7、为满足design rule从而foundry能成功制造出该芯片而做的修补工作，如填充一些dummy等。常用的工具有Synopsys的ASTRO，Cadence的SE，ISE，Quartus II也可实现布局布线。

latch与register的区别,为什么现在多用register.

行为级描述中latch如何产生的？

latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。

用D触发器做个二分频的电路？画出逻辑电路？

module div2(clk,rst,clk_out);

input clk,rst;

output reg clk_out;

always@(posedge clk)

begin

if(!rst)

clk_out <=0;

else

clk_out <=~ clk_out;

end

endmodule

现实工程设计中一般不采用这样的方式来设计，二分频一般通过DCM来实现。通过DCM得到的分频信号没有相位差。

或者是从Q端引出加一个反相器。

什么是状态图？

状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。

用Verilog或VHDL写一段代码,实现消除一个

glitch(毛刺)？

将传输过来的信号经过两级触发器就可以消除毛刺。(这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除)

module(clk,data,q_out)

input clk,data;

output reg q_out;

reg q1;

always@(posedgeclk)

begin

q1<=data;

q_out<=q1;

end

endmodule

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