4接口引脚定义_静态时序分析圣经翻译计划——第九章：接口分析 （下）

9.3 DDR SDRAM接口

DDR SDRAM接口可以看作是上一节中所介绍的SRAM接口的一种扩展。就像SRAM接口一样，有两条主要的总线，图9-9说明了DUA和SDRAM之间的总线及其方向。由命令、地址和控制引脚（通常称为CAC）组成的第一条总线将使用以下标准方案：在存储器时钟的一个时钟沿（或每个时钟周期一次）处发送信息。双向总线由DQ（数据总线）和DQS（数据选通脉冲）组成，DDR接口的不同之处就在于双向数据选通DQS。DQS选通脉冲可用于一组数据信号，这使得数据信号（每字节一个或每半字节一个）与选通脉冲的时序紧密匹配。如果时钟是整个数据总线共用的时钟，那么使用时钟信号进行这种紧密匹配可能不可行。双向选通信号DQS可用于读操作和写操作，并且在选通脉冲的两个边沿（下降沿和上升沿，或称双倍数据速率）上都可捕获数据。在SDRAM的读模式期间，DQ总线与数据选通引脚DQS（而不是存储器的时钟引脚）同步，即DQ和DQS从SDRAM中被输出时彼此是对齐的。而对于另一个方向，即当DUA发送数据时，DQS将相移90度。请注意，数据DQ和选通DQS的沿均来自DUA内部的存储器时钟。

图9-9

如上所述，对于一组DQ信号（4个或8个bit）存在一个数据选通DQS。这样做是为了使DQS和DQ的所有bit之间的偏斜平衡（skew balancing）要求更容易满足。例如，如果对于一个字节使用一个DQS，则一组中只需平衡9个信号（8个DQ和1个DQS），这比平衡72位的数据总线和时钟要容易得多。

上面的描述并不是对DDR SDRAM接口的完整说明，但足以说明这种接口的时序要求。

图9-10显示了典型DDR SDRAM接口中CAC总线（在DUA处）的AC特性。

图9-10

上述建立时间和保持时间的要求对应到CAC总线上的接口约束如下所示：

● create_generated_clock -name DDRCLK -source [get_pins UPLL0/CLKOUT] -divide_by 1 [get_ports DDRCLK]

● set_output_delay -max 0.75 -clock DDRCLK [get_ports CAC]

● set_output_delay -min -0.75 -clock DDRCLK [get_ports CAC]

在某些情况下，尤其是与无缓冲（unbuffered）存储器模块接口时，地址总线可能会比时钟驱动更大的负载。在这种情况下，地址信号对存储器的延迟要比时钟信号大，并且这种延迟差异可能会导致AC特性不同于图9-10中所示。

DQS和DQ的对齐方式在读周期和写周期中有所不同，以下小节将对此进行进一步探讨。

9.3.1 读周期

在读周期中，存储器输出的数据与DQS是边沿对齐（edge-aligned）的，如图9-11中波形所示。图中的DQ和DQS代表存储器引脚上的信号。数据（DQ）由存储器在DQS的每个沿上发出，并且DQ改变数据的时刻也与DQS的下降沿和上升沿对齐。

图9-11

由于DQS选通信号和DQ数据信号彼此对齐，因此DUA内部的存储控制器（memory controller）通常使用DLL（或其它替代方法来实现四分之一周期延迟）来延迟DQS，从而使DQS的边沿对齐于数据有效窗口的中心。

即使DQ和DQS在存