FPGA学习之锁相环生成不同频率时钟（quartus中用锁相环分频或者倍频能够有效减少时钟发生部分的代码量，也可以实现任意时钟频率。）

已于 2022-10-04 12:26:42 修改
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分类专栏： FPGA之quartus和modelsim学习 文章标签： fpga verilog
于 2021-09-16 13:50:04 首次发布
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1.创建锁相环测试文件

点击IP Catalog图标，如图选择到ALTPLL

点击IP Catalog图标，如图选择到ALTPLL

双击ALTPLL命名为my_pll,并选择verilog，然后点击ok

双击ALTPLL命名为my_pll,并选择verilog，然后点击ok

系统时钟为50M，所以这里改为50，然后点击next

系统时钟为50M，所以这里改为50，然后点击next

一直点击next到这个界面，并且配置如图，选择外部时钟频率，并改为25M，然后点击next

一直点击next到这个界面，并且配置如图，选择外部时钟频率，并改为25M，然后点击next

这里是设置第二个时钟频率，设置为100M，然后点击next

这里是设置第二个时钟频率，设置为100M，然后点击next

一直点击next到这个界面，选择my_pll_inst.v文件，这个是调用IP核的端口，然后点击finish

一直点击next到这个界面，选择my_pll_inst.v文件，这个是调用IP核的端口，然后点击finish

2.编写模块软件

这是模块RTL图

这是模块RTL图

3.编写仿真测试文件

4.仿真结果如下

工程文件上传至qq群：868412045

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quartus利用锁相环产生时钟_锁相环（PLL）的IP核调取及应用详解
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写在前面的话梦翼师兄经常告诉大家，FPGA最明显的优势就是它的速度。那么本节，梦翼师兄和大家一起来学习FPGA片内时钟管理单元PLL(锁相环)的应用。利用锁相环，我们可以在一个很宽广的范围内实现任意的分频和倍频。使用锁相环，可以有效的减少我们在时钟发生部分的代码量，同时更重要的，利用锁相环的“全局时钟树”，可以保证很好的时钟质量。项目需求我们使用锁相环生成两路时钟，一路为25MHz，另外一路为10...
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一、前言 clk时钟在FPGA开发中具有举足轻重的作用，不管是串口UART，HDMI还是对各种视频编码芯片的驱动等都用到了clk。最近也在学习FPGA的跨时钟域，因此想着先学习一下FPGA的时钟生成。采用IP核clk_wiz可以直接生成的时钟频率范围最大可到4.687MHz-800MHz，而无法直接生成低频率的时钟，为了解决这个问题，可采用时钟分频的方法间接生成。例如，串口用的最多的一个频率是115200，此时可将该频率倍频至clk_wiz可生成的时钟频率范围内，这里取11.52MHz，然后再对该频率进行一
Verilog 时钟偶分频、奇分频、任意分频
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fpga-quartus 使用PLL锁相环进行分频或倍频
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FPGA（波形完美方波）Verilog hdl产生任意频率，占空比pwm
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（）文中提到的帅某就是本人） 本代码完美产生方波！频率，占空比任意调节！ 具体移植过程： 1.下载文档，解压。 2.把文档放在没有中文目录下的文件夹内：如D:\Study\FPGAspriment。 出现中文路径报错！ 3.pwm1->par->pwm.qpf(即工程) 4.修改文中period（分屏参数），pulse_width（占空比参数，<=period） 即可修改任意频率，占空比。 5.点击引脚分配，修改引脚。（clk为fpga时钟，out为输出引脚，reset_n为 复位引脚） 6.编译工程，下载验证。 注：本代码完美产生方波信号，附上2张图片，为本设计 -——50mhz输入，1.5k输出（50m/1.5k除不尽，所以我去了近似值33333），75%占空比波形——.完美啊。
数字锁相环_Quartus II
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使用语言Verilog，用Quartus II实现数字锁相环电路！
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锁相环倍频小结
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quartus利用锁相环产生时钟_表征颤噪效应/相位突变的锁相环信号瞬变行为
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征战FPGA之使用IP核dds_compiler获取任意频率时钟和正余弦波形
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