Vivado Hls 设计流程总结

最新推荐文章于 2025-04-16 23:51:17 发布

钱小波

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分类专栏：高级综合 C/C++ 文章标签： c语言高级综合

本文链接：https://blog.csdn.net/weixin_36520607/article/details/53072982

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本文详细介绍了Vivado HLS的设计流程，包括新建项目、C模拟、综合、RTL级仿真和IP封装。通过一个4选1数据选择器的例子，展示了如何将C代码转化为FPGA可实现的Verilog或VHDL代码，并进行验证。设计过程中，C/C++源代码经过综合生成的RTL代码结构与原始描述一致，但部分复杂逻辑在C层面优化。最终，经过IP封装，设计可以应用于实际硬件或作为重用IP。

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对于Vivado Hls来说，输入包括Tesbench，C/C++源代码和Directives，相应的输出为IP Catalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的VHDL和Verilog代码，所以，C综合后的RTL代码结构通常是跟原始C描述的结构是一致的，除非是子函数功能很简单，所需要的逻辑量很小。通常在main函数以下的函数都可以被综合，也就是说，并不是所有的C/C++都可以被综合，动态内存分配和涉及到操作系统层面的操作不可以被综合。

本文结构框架：

Creat New Project新建文档
C simulation
C systhesis
RTL级仿真
IP封装
总结

1.Creat New Project新建文档:

这里写图片描述

新建一个Project name，点next（这里选取简单的4选1数据选择器为例，主要是说明流程）
这里写图片描述

在Add Files里添加mux41.c文件，点next
这里写图片描述

添加mux41_test测试文件，点next
这里写图片描述

点Part，这里选择Board下面的Zedboard Zynq开发板，然后点OK和finish
这里写图片描述

注释：

mux41.c代码：
#include "mux41.h"
int1 mux41(int1 sig_a, int1 sig_b,int1 sig_c,int1 sig_d, int select)
{
    if(select==0

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