【EDA】实验4：常用元件的 Verilog RTL 代码设计

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【EDA】实验4：常用元件的 Verilog RTL 代码设计

多路选择器

一.实验内容

1.做一个4选1的多路选择器，并进行波形仿真。
2.将4选1多路选择器同2选1多路选择器对比，观察资源消耗的变化。

二.实验步骤

1.创建项目
创建项目的过程与前几篇文章相同，不再赘述。

2.添加Verilog HDL文件
在这里插入图片描述

3.编写Verilog HDL代码
具体代码如下：

// module  top, 选择器（mux）的代码，
module top(
  IN0       ,   // input 1
  IN1       ,   // input 2
  IN2       ,   // input 3
  IN3       ,   // input 4
  SEL       ,   // select 
  OUT       );  // out data
  
input [15:0] IN0, IN1, IN2, IN3;// 选择器的输入数据信号
input [1:0] SEL;              // 通道选通的控制信号
output[15:0] OUT;     // 选择器的输入数据信号

reg   [15:0] OUT;
// 生成组合逻辑的代码
always @ (IN0 or IN1 or IN2 or IN3 or SEL) begin
  if(SEL==0) // SEL为0 选择输入0
    OUT = IN0;
  else  if(SEL==1)  // SEL为1 选择输入1
    OUT = IN1;
  else  if(SEL==2)  // SEL为2 选择输入2
	OUT = IN2;
  else  if(SEL==3)  // SEL为3 选择输入3
	OUT = IN3;
end
endmodule
// endmodule top

4.编译代码
在这里插入图片描述

5.添加并配置Vector Waveform File
添加Vector Waveform文件并配置仿真输入波形的方法在之前的文章已说明过了，此处直接展示仿真的结果。
在这里插入图片描述
从仿真波形中可以看到：当SEL端的信号变化时，输出端会选择相应的输入信号进行输出。

6.4选1多路选择器的RTL结构
对于Quartus工具，可以按照如下路径找到RTL Viewer：Tools -> Netlist Viewer -> RTL Viewer
本实验代码生成的RTL结构如下图：
第一页：
在这里插入图片描述
第二页：
在这里插入图片描述

7.2选1多路选择器的RTL结构
在这里插入图片描述
8.两种多路选择器的资源消耗对比
2选1多路选择器：
在这里插入图片描述
4选1多路选择器：
在这里插入图片描述
可见4选1多路选择器相比2选1多路选择器消耗更大的硬件资源。

交叉开关

一.实验内容

1.编写一个4X4路交叉开关的Verilog代码，然后编译，进行波形仿真。
2.观察RTL View，比较2x2路交叉开关与4x4路交叉开关之间消耗资源的区别。

二.实验步骤

1.编写Verilog HDL代码

// module  top, a 4x4 crossbar switch circuit

module top(
  IN0       ,   // input 1
  IN1       ,   // input 2
  IN2       ,   // input 3
  IN3       ,   // input 4
  SEL0      ,   // select the output0 source 
  SEL1      ,   // select the output1 source 
  SEL2      ,   // select the output2 source 
  SEL3      ,   // select the output3 source 
  OUT0      ,   // output data 0
  OUT1      ,   // output data 1
  OUT2      ,   // output data 2
  OUT3      );  // output data 3

input [15:0] IN0, IN1, IN2, IN3;
input [1:0] SEL0, SEL1, SEL2, SEL3;
output[15:0] OUT0, OUT1, OUT2, OUT3;

reg   [15:0] OUT0, OUT1, OUT2, OUT3;
// get the OUT0
always @ (IN0 or IN1 or IN2 or IN3 or SEL0) begin
  if(SEL0==0)
    OUT0 = IN0;
  else if(SEL0==1)
    OUT0 = IN1;
  else if(SEL0==2)
    OUT0 = IN2;
  else if(SEL0==3)
    OUT0 = IN3;
end
// get the OUT1
always @ (IN0 or IN1 or IN2 or IN3 or SEL1) begin
  if(SEL1==0)
    OUT1 = IN0;
  else if(SEL1==1)
    OUT1 = IN1;
  else if(SEL1==2)
    OUT1 = IN2;
  else if(SEL1==3)
    OUT1 = IN3;
end
// get the OUT2
always @ (IN0 or IN1 or IN2 or IN3 or SEL2) begin
  if(SEL2==0)
    OUT2 = IN0;
  else if(SEL2==1)
    OUT2 = IN1;
  else if(SEL2==2)
    OUT2 = IN2;
  else if(SEL2==3)
    OUT2 = IN3;
end
// get the OUT3
always @ (IN0 or IN1 or IN2 or IN3 or SEL3) begin
  if(SEL3==0)
    OUT3 = IN0;
  else if(SEL3==1)
    OUT3 = IN1;
  else if(SEL3==2)
    OUT3 = IN2;
  else if(SEL3==3)
    OUT3 = IN3;
end
endmodule
// endmodule top

2.波形仿真
在这里插入图片描述

3.查看4×4交叉开关的RTL结构
第一页：
在这里插入图片描述
第二页：
在这里插入图片描述
第三页：
在这里插入图片描述
第四页：
在这里插入图片描述

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lilei4136619
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