如何成为时钟树综合专家？原来你也可以

如何成为时钟树综合专家？原来你也可以！

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今天小编将通过分享一道时钟树相关的题目，引申出如何去分析和 debug clock tree。（问答摘选于知识星球）

现在做的时钟有 1ns 的 skew，怎么减小？ 有哪些原因造成了 skew 这么大？怎么可以减小它？

首先要找出这么大的 clock skew 的主要原因，才能够解决它。 建议先把这个 clock 下最长和最短的时钟路径报出来，并在 layout highlight 出来，然后再分析（比如是不是 constraint 的问题），此处省略一万字！

每次做时钟树综合，小编都会习惯把以下这些 report 都生成一遍，然后根据这些文件进行分析和 debug。

report_clock_qor > clock_tree_qor.rpt

这个文件可以很清晰看到每个时钟长 tree 的详细信息，比如 max clock latency，global skew，DRC 数量等。

一网打尽时钟树综合 Clock Skew

report_clock_timing -type latency > clock_latency.rpt

这个文件可以看到每个 clock group 下最长的 clock latency 是哪个点，对应的 clock latency 是多少。通过这个文件，可以很直观得知，某段 clock tree 的长度是否正常，是否符合预期。

report_clock_qor -type structure > clock.structure.rpt

通过这个文件，可以很清晰得知各段时钟树是如何长的，经常可以用 ICC/ICC2 的 gui 和这个文件来协同 debug clock tree。

report_clock_balance_points > clock.exception.rpt

这个文件会列出每个 clock 的 balance point 和 exclude point。通过这个文件可以很清晰看到我们预期做短的某些点，stop pin，floating pin，exclude pin 等是否设置成功。

check_clock_trees -clocks [all_clocks ] > check_clock_tree.rpt

Check_clock_trees 真的非常有用，它可以报告出时钟定义，比如 create_clock,create_generated_clock 是否正确，clock buffer 或者 clock inverter 的 reference list 是否有问题，哪些 sinks 没有时钟约束，哪些地方做了 disable timing 了，哪些 skew balance 存在问题等。通过这些信息，可以快速定位出问题的地方。

举个很常见的例子，比如为何我做了时钟树综合不成功，工具报 clock tree synthesis failed。这个问题很有可能是因为指定的 clock inverter 或者 clock buffer 存在问题。

又比如一个两输入的 MUX，理论上你在 PR 工具中可以报出两路的 clock tree，可为何有一路就是报不出来？原因可能就是 cts constraint 中设置了 disable timing，将其中一路断开了。

又比如下面这个例子，在 reg01 的 output 处只定义了一个 generated clock gen_clkb，其 master_clock 为 clkb。

好了，今天关于时钟树的内容分享就到这里了。如果你能够**理解设计，****熟悉时钟结构 **，并熟练利用好以上这些命令，时钟树综合相关问题，对你来说就是小菜一碟，你也一定能够成为时钟树综合方面的专家。

合理的时钟结构能够加速 Timing 收敛（时钟树综合中级篇）

数字后端设计实现之时钟树综合实践篇

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