FPGA入门实验试验报告

实验一 项目创建、编译和下载

首先，选择New Project Wizard 新建一个工程，注意工程名称和顶层文件名称相同，如图所示

然后，选择芯片型号 Cyclone III 下484个引脚的EP3C16F484C，然后直接点击Finish完成创建即可

为工程添加.BDF文件，在BDF文件的空白处双击，在出来Symbol 框中输入input、output，并添加input、output引脚，并命名

之后，编译工程，在板子上观察现象。

实验二 译码器组合逻辑

题目：
1、放置2个2-4译码器模块，则总共有2组SW， 每组2个，2组LED，每组4个，每组SW分别控 制其对应的LED组。
2、参照代码，设计一个3-8译码器，完成类似 的拨码开关实验。注意代码中的信号宽度设定。
3、自行查阅手册中的7段译码器管脚对应关系， 用4个拨码开关控制一个7段译码器的数字，从 0-9-A-F，共16个数字和字母

题目1

首先，新建VHDL-Verilog文件，并写一个2-4译码器的moudle，并创建Symbol。

然后，新建BDF文件，将上面创建的2-4译码器添加到文件中，添加输入、输出引脚，进行编译

RTL图为

之后指派引脚，在板子上显示。

题目二

新建工程，添加Verilog文件和BDF文件，写出一个3-8译码器的module,并创建Symbol,代码如图所示：