芯片验证学习随记1-随机约束,线程与UVM组件

于 2023-03-27 01:13:24 发布
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分类专栏： 笔记 Verilog 文章标签： 芯片验证 芯片设计 IC设计 fpga开发 fpga
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分享常见写法,以便工作查询使用

TreeExplorer

声明随机变量的类

image-20230326234852438

权重分布

集合成员和inside

条件约束

打开或关闭约束

选择不同约束组合

内嵌约束

soft : 软约束: 当内外部约束不满足时, 软约束优先级更低

随机数函数

  1. randomize() -> pre_ 和post
  1. 简单的随机化

约束数组中的元素

产生唯一元素值的数组

随机化句柄数组

Randstuff没有随机化

随机序列

UVM有更好用的方法

随机控制

fork三种语句块

等待所有衍生线程

停止单个线程

停止等待!

停止多个线程

线程间通信 event

多个event -> callback

semaphore 操作

多个线程申请使用公共资源,比如申请总线资源

get -> put

线程互斥:

等待资源:

mailbox 信箱

线程之间传递信息 类似于queue

简单go

复杂 go:

线程同步的需求

  1. event同步
  1. semaphore同步
  1. mailbox同步

UVM类库地图

Phase机制

层次关系

创建测试平台 !!

小何的芯像石头
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【System Verilog and UVM基础入门9】随机化
TommiWei的博客
03-11 365
虚心做人，踏实做事
数字验证学习笔记——SystemVerilog芯片验证15 ——随机约束和分布
qq_32100199的博客
12-12 539
定向测试能找到你认为可能存在的缺陷，而随机测试可以找到你没有想到的缺陷。 随机测试相对于定向测试可以减少相当多的代码量，而产生的激励较定向测试也更多样。我们想要的随机自由是一种合法的随机，需要限定激励和合法范围。同时，伴随测试的进行，约束甚至应该“变形”，变得更趋于为测试得数值范围或者期待得数值范围。
uvm的随机以及约束
热门推荐
wuhenge120的专栏
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UVM的随机的方法很多，常见的有如下几种： 1）$random 和$urandom urandom%5：值得范围在0-5内变化； int value=$random%5; 通过尝试，发现打印出来的值是：-4~4之间变化； bit [8:0] value =$random%5, ----->打印出来value的值在508~511和0-4之间变化。 已知负数求补码：计算机中负数是以补码形式存在的，补码=原码取反加1； -4原码为10000100,（最高位符号位），补码为...
SV/UVM 学习笔记07（随机约束与分布）
Aniran的博客
02-17 706
之前看课时忽略掉的细节：关系操作符 x->y 为正向约束，就是说x表达式满足时，y必须满足，而y满足时，x不必满足也可以达到要求。 x<->y为双向约束，就是说x和y同时满足时，该constraint才成立。 ...
数字验证学习笔记——SystemVerilog芯片验证16 ——约束控制块&随机函数
qq_32100199的博客
12-27 893
- 一个类可以包含多个约束块。可以把不同约束块用于不同测试。 - 一般情况下，各个约束块之间的约束内容是互相协调不违背的，因此通过随机函数产生随机数时可以找到合适的解 如果子类继承父类，也继承了父类的约束，这个时候如果在子类里约束，不能违背父类里面的约束。 - 对于其他情况，例如根据不同需求，来选择使能那些约束块，禁止那些约束块的要求，可以使用内建的constraint_mode()函数打开或者关闭约束。
uvm的随机化
学而不思则罔，思而不学则殆
04-05 6475
uvm的随机化实现uvm的随机化实现在my_case0类里。 1. 利用宏'uvm_do实现随机化；在my_case0的task body代码段里。 2. 伪随机数，种子默认是1；每一个对象，其伪随机数的算法是独立的；但种子是1. 3. 如果想设置不同的种子，参考网上： 如何在SystemVerilog中手动设置随机化seed - jyaray - 博客园 http://www.cnblo
vue学习随记.zip_vue_vuex_vue学习知识点笔记_图片上传插件封装
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vue的知识点干货，从路由到vuex的知识点干货
NativeJS随记 - 浅析JavaScript Events
08-12
标题中的“NativeJS随记 - 浅析JavaScript Events”表明这篇博客主要讨论的是JavaScript中的事件处理机制。JavaScript事件是Web开发中的重要组成部分，它允许我们响应用户的交互或浏览器的内部变化。在这里，我们将...
Unity 随记1
08-03
Unity 随机记录 Unity 中的帧同步和状态同步 Unity 作为一款功能强大且广泛应用的游戏引擎，具有非常重要的同步机制，以确保游戏的流畅和稳定。其中，帧同步和状态同步是 two 重要的概念，下面我们将详细介绍这两个...
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01-08
最近看了一些与html基础相关的入门教学视频，心得感悟只有：不同特性的标签记住就好了！但理智告诉我，一切还未正式开始。肿么办？-_-#  是不是可以根据具体html的面试问题对理论知识进行认知拓展与实践练习呢？待...
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在"随记小时光设计书1"中，我们主要讨论的是用户信息和手账信息的设计，特别是在数据库方面的应用。这个设计涉及到用户信息的多个关键组成部分，包括昵称、用户名、密码、邮箱、手机号以及权限和加密key的管理。下面...
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一、概述 SV验证环境中的验证组件按照功能需要，被称之为激励器、监测器和检查器，这三个核心组件与验证环境的三个关键特性对应，即激励、监测和检查，并且有与其对应的组件(component)。UVM组件家族是从UVM基类继承的一个核心分支即uvm_component类。从uvm_component类继承的类都可以构成验证环境，这是因为它们都从uvm_component类继承了phase机制，也都会经历各个phase阶段。在UVM模块中，主要的构成验证环境的常见组件类包括：uvm_driver、uvm_monit
Systemverilog（绿皮书）第六章——随机化（一）随机约束和分布
Jay_who的博客
04-19 1532
class Packet; //The random variable rand bit [31:0] src, dst, data[8]; randc bit [7:0] kind; //Limit the values for src constraint c { src > 10; src < 1...
UVM--同步通信元件
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该小结主要记述了同步通信元件的相关内容，作为初学笔记，其中还有更多内容待后续完善。
#systemverilog# 关于随机约束之 soft 关键字
那么菜的博客
11-28 6463
普通约束称为硬约束，因为求解器必须始终满足它们。如果求解器找不到解决方案，则随机化将失败。但是，声明为软约束可以使求解器具有一定的灵活性，如果存在其他相互矛盾的约束（硬约束或优先级较高的软约束），则需要满足该约束。软约束用于为随机变量指定默认值和分布。
systemverilog-内嵌约束randomize()with{}、soft 约束、local::
sinat_41774721的博客
01-06 7114
SV允许使用 randomize()with{} 来增加额外的约束，这和在类里增加约束是等效的。 当没有soft修饰时，约束发生冲突则报错；当soft修饰时，则以外部约束的优先级高于内部 class chnl_generator extends uvm_component; rand int pkt_id = 0; rand int ch_id = -1; rand int data_nidles = -1; rand int pkt_nidles = -1; rand in
UVM入门 实验2
weixin_43373901的博客
05-08 545
1.验证组件和层次构建 首先将各个package中SV组件替换为UVM组件 实现组件对应原则： SV的transaction类对应为uvm_sequence_item SV的driver类对应为uvm_driver SV的generator类对应为uvm_sequence+uvm_sequencer SV的monitor类对应为uvm_monitor SV的agent类对应为uvm_agentr SV的checker类对应为uvm_scoreboard SV的reference_
`uvm_do_with中constraint不生效的原因及解决方案
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08-17 3004
本文转自gsithxy，原文链接：https://blog.csdn.net/gsjthxy/article/details/107220093 ———————————————— 实习做虚拟项目的验证部分时，出现了`uvm_do_with宏中同名约束对底层sequence失效的情况，使用this也无效，查到这篇博客，解决了我的问题，感谢，转载记录于此。 ———————————————— `uvm_do_with中constraint不生效的原因及解决方案       &n
【验证小bai】soft constraint按域约束与整体约束的差异
moon9999的博客
12-18 1693
提问： rand bit[31:0] value; constraint value_con{ foreach(value[i]) soft value[i] == 1; } constraint value_con{ soft value == '1; } 这两种soft constraint有没有区别？ 回答： 第一种方式是对每一比特进行软约束，第二种方式是增提软约束，当软约束生效时二者没有区别。但是当其中某一比特的与硬约束冲突时，比如在case中bit0约束
Java假设桌面上有100个苹果，每个小朋友随记拿走1-5个苹果，直到全被拿完为止，用多线程方法
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// 随机取1-5个苹果 if (numOfApplesToTake > numOfApples) { // 若取走的苹果数大于剩余苹果数，则只取走剩余的苹果 numOfApplesToTake = numOfApples; } numOfApples -= numOfApplesToTake; // 更新剩余苹果...

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