#systemverilog# 关于随机约束之 soft 关键字

那么菜

已于 2023-07-02 17:30:19 修改

阅读量7.1k

点赞数 1

分类专栏： SystemVerilog 语言编程文章标签： systemverilog

于 2020-11-28 10:19:47 首次发布

本文链接：https://blog.csdn.net/qq_16423857/article/details/110260463

版权

SystemVerilog 语言编程专栏收录该内容

115 篇文章 ¥159.90 ¥299.90

订阅专栏

超级会员免费看

本文介绍了SystemVerilog中的软约束概念，对比了它与硬约束的区别。软约束允许求解器在遇到矛盾时有一定的灵活性，常用于指定默认值和分布。通过举例和UVM中的class类，展示了软约束如何影响随机变量的约束范围，并解释了其在处理冲突时的行为。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

前言

普通约束称为硬约束，因为求解器必须始终满足它们。如果求解器找不到解决方案，则随机化将失败。

但是，声明为软约束可以使求解器具有一定的灵活性，如果存在其他相互矛盾的约束（硬约束或优先级较高的软约束），则需要满足该约束。

软约束用于为随机变量指定默认值和分布。

一、举例

在下面的示例中显示了一个软约束，该约束告诉求解器为名为data的变量生成4到12之间的值。

class ABC;
  rand bit [3:0] data;
 
  // This constraint is defined as "soft" 
  constraint c_data { soft data >= 4;
                     data <= 12; }
endclass
 
module tb;
  ABC abc;
 
  initial begin
    abc = new;
    for (int i = 0; i < 5; i++) begin
      abc.randomize();
      $display ("abc = 0x%0h", abc.data);
    end
  end
endmodule

Simulation Log
ncsim> run
abc = 0x4
abc

了解本专栏