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传输线的反射
传输线的反射
戒了你的狂
这个作者很懒,什么都没留下…
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Ansys SIwave仿真阻抗与串扰
用Ansys SIware的Impedance Scan功能可以快速的对layout的阻抗仿真,给出走线各部分的阻抗大小,可以一目了然的看出阻抗的控制情况。下图扫描的DDR_A0到DDR_A12的串扰情况,图中可以清晰的看出哪部分走线的间距有串扰的风险,我们也可以在结果中根据设计需求来设置串扰的阈值。下图为阻抗仿真的结果,从图中可以看出走线不同的颜色大小表示阻抗的大小,左侧为阻抗的参考图例,我们也可以鼠标点各段走线来获取精确的阻抗大小。3、设置仿真的参数,包括起始频率,插值这些。4、选择阻抗的频率点。原创 2024-03-19 18:01:33 · 828 阅读 · 0 评论 -
问题:交流耦合放大电路(HPF)的阻抗匹配
电路如下图所示,信号源是一个上升时间1ns,下降时间15ns的脉冲信号,经过传输线的时延为5ns,然后通过放大器的同向交流耦合放大,这里我们可以明确的直到,下图中的R25就是端接电阻,这样信号经过远端端接解决信号反射的问题。我理解应该就是R21,因为对反向放大电路的输入电阻就是R21,那这个R21也可以认为是信号源的负载,但实际情况是还和反馈电阻R20也有关系。R21=50R,R20=200R,可以看到红色的V66输入信号变的更差了。R21=50R,R20=100R,可以看到红色的V66输入信号变差了。原创 2023-07-17 18:44:34 · 514 阅读 · 0 评论 -
Ansys仿真TDR
信号到负载电容的时间为1.5ns,然后在容性负载产生发射,又经过1.5ns给到TDR测试源,所以在3ns处看到容性负载的反射,然后又经过3ns的50R传输线到55R的传输线,所以在9ns(4.5ns *2)时,TDR测到55R传输线的阻抗变化,后面以此类推。打开Ansys的TDR电路例程,单端电路和TDR源的设置如下图所示,被测的DUT为4段传输线和一个电容,一个电感。原创 2023-05-19 17:56:35 · 1839 阅读 · 0 评论 -
Ansys仿真寄生参数对信号反射的影响
短桩线在PCB走线时会经常遇到,这个桩线会对信号的传输产生反射,那么桩线的长度和信号反射的关系可以仿真看一下,电路如下图所示,下图中,我们设置信号源的上升下降时间为0.8ns,桩线的长度也就是传输的时延我们设置为0.8ns,0.16ns,0.32ns,上升或者下降的时间10%,20%,40%,对比信号的反射情况。PCB走线经过过孔换层的时候就就会有寄生电容产生,容性的负载对反射的影响电路如下图所示,通过改变容性负载的容值看信号的反射情况,分别设置容性负载的容值为1pF,2pF,4pF,8pF。原创 2023-05-15 17:55:52 · 863 阅读 · 0 评论 -
如何避免地弹问题
我们已经了解产生地弹的原因是因为信号在不同平面切换时参考平面的改变造成返回电流在两个不同参考平面之间的阻抗上产生压降,我们把这种现象叫做地弹。原创 2021-05-27 09:07:50 · 1421 阅读 · 0 评论 -
信号的反射理论基础
首先看一下信号反射dai原创 2021-06-07 09:05:31 · 3627 阅读 · 1 评论 -
信号的反射的反弹图
首先我们分析一个波形原创 2021-06-16 19:56:20 · 809 阅读 · 1 评论 -
信号的反射与上升沿的关系
我们在分析一个远端开路的反弹图的时候了解到在足够长的时间内,信号来回反射引起振铃,但是如果我们信号的传播时延很短的时候就应该看不到的振铃的,因为在很短的传播时延的情况下,信号反射被淹没在了上升沿的期间,如下图所示,当信号的传播试验不超过上升沿的20%的时候是看不到反射的。如果上升沿时间是1ns,那么传播时延最大为0.2ns,信号的速度为6in/ns,那么传输线长就为0.2*6=1.2in,近似就是传输线长度in值小于上升沿ns值就不会有反射的问题。即如果上升时间是1ns,传输线长度不超过1in,上.原创 2021-06-17 08:56:30 · 1350 阅读 · 0 评论 -
串口通信过冲原因分析和端接的方法
首先看一下我们常用的串口通信接线方式,MCU的RX,TX引出这里加一个33~100Ω的串联电阻以匹配传输线的阻抗,USB转TTL这端没有端接任何电阻,MCU这里和USB转TTL这里是通过15cm长的杜邦线连接,电路图如下,USB转TTL接到上位机电脑上面,MCU通过TXD不断发送数据给上位机,RXD为上位机给MCU发送测量指令。1、MCU_TX波形2、USB_RX3、MCU_RX4、USB_TX 从上面的测试波形我们已经发现问题,M...原创 2021-10-19 15:11:52 · 4314 阅读 · 6 评论