传输线的串扰
文章平均质量分 65
传输线的串扰
戒了你的狂
这个作者很懒,什么都没留下…
展开
-
Ansys SIwave仿真阻抗与串扰
用Ansys SIware的Impedance Scan功能可以快速的对layout的阻抗仿真,给出走线各部分的阻抗大小,可以一目了然的看出阻抗的控制情况。下图扫描的DDR_A0到DDR_A12的串扰情况,图中可以清晰的看出哪部分走线的间距有串扰的风险,我们也可以在结果中根据设计需求来设置串扰的阈值。下图为阻抗仿真的结果,从图中可以看出走线不同的颜色大小表示阻抗的大小,左侧为阻抗的参考图例,我们也可以鼠标点各段走线来获取精确的阻抗大小。3、设置仿真的参数,包括起始频率,插值这些。4、选择阻抗的频率点。原创 2024-03-19 18:01:33 · 828 阅读 · 0 评论 -
ANSYS_Designer仿真串扰
1、边沿RT的大小对串扰的影响仿真电路如下图所示:V1为V_Pulse电压源,设置如图所示:A4为耦合微带线这里一定要设置为9.6mil,因为介质厚度我设置的是4.8mil,如果没阻抗匹配会在串扰的基础上增加信号的反射,得出的串扰波形可能就是这样的了,所以设置线宽的时候一定要根据介质厚度来做阻抗匹配。计算饱和长度在ansys菜单下添加边沿扫描点,0.2ns 0.7ns 1.2ns 1.7ns近端串扰波形:我们耦合长度设置的为1000mil,不同边沿的饱和长度为:0.2ns*3365.75=673.15mil原创 2022-12-07 19:59:13 · 1475 阅读 · 0 评论 -
均匀传输线的串扰和饱和长度
1、均匀传输线的串扰和饱和长度下图为串扰的电路模型,动态线与静态线之间通过互容与互感联系,这样也说明了动态线的信号耦合到静态线上的条件是存在di/dt或者dv/dt时,也就是说只在信号边沿上产生串扰,当电压或者电流为常数的时候静态线上就不会有串扰的信号。信号前沿可以看作导线的电流源,在整个前沿的时刻,流经互容的总电流为: Ic=Cm*dV / dtCm为上升沿时间段长度的耦合电容,dt为上升沿时间,dV为信号电压。又有Cm=Cml*△X = Cml*v*R原创 2022-12-06 10:04:18 · 522 阅读 · 0 评论