【sv】 assign force区别

已于 2022-04-21 16:50:31 修改
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于 2022-04-21 16:26:45 首次发布
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本文介绍了System Verilog中`assign`和`force`语句的区别。`assign`用于对寄存器类型变量的连续赋值，不能用于线网类型。而`force`语句可以强制赋值给寄存器或线网，并在`release`后解除驱动。
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assign

assign和deassign语句构成了一类过程性连续赋值语句，只能用于对寄存器类型变量的连续赋值操作，不能用来对线网类型数据进行连续赋值操作。

①assign语句

语法：assign <寄存器类型变量> = <赋值表达式>&#x

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