40_ZYNQ7020开发板RS485协议通信

最新推荐文章于 2022-12-02 15:23:38 发布
最新推荐文章于 2022-12-02 15:23:38 发布
阅读量1.4k 收藏 3
点赞数 1
分类专栏： ZYNQ嵌入式系统1
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_39193953/article/details/108466235
版权

工业控制现场
很多智能仪表都具备RS-232和RS-485两种通信接口类型。
RS-232是美国1969年公布的通信协议，也是工业控制中应用最广泛的一种串行接口，采取不平衡传输方式。
缺点：传输距离短，最大约30米，传输速率低，最高20kb/s，共模能力差，抗干扰能力弱，所以RS232只适合本地设备之间的通信。
RS-485是弥补RS232通信距离短，传输速率低等不足之处，于1983年提出一种串行数据接口标准，RS485采用差分传输方式，也叫平衡传输，有较高的噪音抑制能力，最大传输距离约1200米，最大传输速率10Mb/s增加了双向通信能力，所以RS485是首选的串行接口。
网络通信协议
主机和从机之间搭建的是RS-485网络，硬件是采用RS-485接线，主机呼叫从机地址，从机应答方式通讯。
数据帧10位，1位起始位，8个数据位，1个停止位，无效验。波特率：9600；19200；38400。

RS485可以联网构成分布式，最多并联32台驱动器和32台接收器。
RS485设备网想要互相通信，只有通过主设备（PC）中转才能实现，设备网只容许有一个主设备，其余都是从设备。
RS485电压范围-7~+12V
逻辑“1”，—2v-6v
逻辑“0”，—(-2v)-(-6v)
在这里插入图片描述
（1）通过RS232/RS485转换电路将PC机串口RS232信号转换成RS485信号，对于情况比较复杂的工业环境最好是选用防浪涌带隔离珊的产品。（2）通过PCI多串口卡，可以直接选用输出信号为RS485类型的扩展卡。
在这里插入图片描述

头文件：uart_tx_top.v

/***************************************************
*	Module Name		:	uart_tx_top		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口发送顶层设计
**************************************************/

module uart_tx_top(
			Clk,       //50M时钟输入
			Rst_n,     //系统复位
			Rs232_Tx,  //Rs232输出信号
			Rs232_Rx,   //RS232数据输入
			Rs232_Ren,
			key_in0,   //按键控制输入
			led        //数据发送状态
		);

	input Clk;
	input Rst_n;
	input key_in0;
	
	output Rs232_Tx;
	input Rs232_Rx;
	output Rs232_Ren;
	output led;
	
	wire send_en;
	wire [7:0]data_byte;
	wire [7:0]data_rx;
	wire key_flag0;
	wire key_state0;
	wire [2:0]baud_set;
	
	wire uart_state;
	assign led = uart_state;
	
	assign send_en = key_flag0 & !key_state0;
	
	assign Rs232_Ren = uart_state;
	
	assign data_byte = 8'b1010_1111;//af
	assign baud_set = 3'd4; //设置波特率为115200bps
	
	uart_byte_tx uart_byte_tx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.data_byte(data_byte),
		.send_en(send_en),
		.baud_set(baud_set),
		
		.Rs232_Tx(Rs232_Tx),
		.Tx_Done(),
		.uart_state(uart_state)
	);
	
	key_filter key_filter0(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.key_in(key_in0),
		.key_flag(key_flag0),
		.key_state(key_state0)
	);
	
	/*ISSP ISSP(
		.probe(data_rx),
		.source(data_byte)
	);*/
	
	uart_byte_rx uart_byte_rx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.baud_set(baud_set),
		.Rs232_Rx(Rs232_Rx),
		
		.data_byte(data_rx),
		.Rx_Done(Rx_Done)
	);
	
endmodule

按键模块
key_filter.v

/***************************************************
*	Module Name		:	key_filter		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  单按键消抖设计
**************************************************/

module key_filter(
			Clk,      //50M时钟输入
			Rst_n,    //模块复位
			key_in,   //按键输入
			key_flag, //按键标志信号
			key_state //按键状态信号
		);

	input Clk;
	input Rst_n;
	input key_in;
	
	output reg key_flag;
	output reg key_state;
	
	localparam
		IDEL		= 4'b0001,
		FILTER0	= 4'b0010,
		DOWN		= 4'b0100,
		FILTER1 	= 4'b1000;
		
	reg [3:0]state;
	reg [19:0]cnt;
	reg en_cnt;	//使能计数寄存器
	
//对外部输入的异步信号进行同步处理
	reg key_in_sa,key_in_sb;
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		key_in_sa <= 1'b0;
		key_in_sb <= 1'b0;
	end
	else begin
		key_in_sa <= key_in;
		key_in_sb <= key_in_sa;	
	end
	
	reg key_tmpa,key_tmpb;
	wire pedge,nedge;
	reg cnt_full;//计数满标志信号
	
//使用D触发器存储两个相邻时钟上升沿时外部输入信号（已经同步到系统时钟域中）的电平状态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		key_tmpa <= 1'b0;
		key_tmpb <= 1'b0;
	end
	else begin
		key_tmpa <= key_in_sb;
		key_tmpb <= key_tmpa;	
	end

//产生跳变沿信号	
	assign nedge = !key_tmpa & key_tmpb;
	assign pedge = key_tmpa & (!key_tmpb);
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		en_cnt <= 1'b0;
		state <= IDEL;
		key_flag <= 1'b0;
		key_state <= 1'b1;
	end
	else begin
		case(state)
			IDEL :
				begin
					key_flag <= 1'b0;
					if(nedge)begin
						state <= FILTER0;
						en_cnt <= 1'b1;
					end
					else
						state <= IDEL;
				end
					
			FILTER0:
				if(cnt_full)begin
					key_flag <= 1'b1;
					key_state <= 1'b0;
					en_cnt <= 1'b0;
					state <= DOWN;
				end
				else if(pedge)begin
					state <= IDEL;
					en_cnt <= 1'b0;
				end
				else
					state <= FILTER0;
					
			DOWN:
				begin
					key_flag <= 1'b0;
					if(pedge)begin
						state <= FILTER1;
						en_cnt <= 1'b1;
					end
					else
						state <= DOWN;
				end
			
			FILTER1:
				if(cnt_full)begin
					key_flag <= 1'b1;
					key_state <= 1'b1;
					state <= IDEL;
				end
				else if(nedge)begin
					en_cnt <= 1'b0;
					state <= DOWN;
				end
				else
					state <= FILTER1;
			
			default:
				begin 
					state <= IDEL; 
					en_cnt <= 1'b0;		
					key_flag <= 1'b0;
					key_state <= 1'b1;
				end
				
		endcase	
	end
	

	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		cnt <= 20'd0;
	else if(en_cnt)
		cnt <= cnt + 1'b1;
	else
		cnt <= 20'd0;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		cnt_full <= 1'b0;
	else if(cnt == 999_999)
		cnt_full <= 1'b1;
	else
		cnt_full <= 1'b0;	

endmodule

单字节接收模块
uart_byte_rx.v

/***************************************************
*	Module Name		:	uart_byte_rx		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口接收模块设计
**************************************************/

module uart_byte_rx(
			Clk,        //模块时钟50M
			Rst_n,      //模块复位
			baud_set,   //波特率设置
			Rs232_Rx,   //RS232数据输入
			 
			data_byte,  //并行数据输出
			Rx_Done     //一次数据接收完成标志
		);

	input Clk;
	input Rst_n;
	input [2:0]baud_set;
	input Rs232_Rx;
	
	output reg [7:0]data_byte;
	output reg Rx_Done;
	
	reg s0_Rs232_Rx,s1_Rs232_Rx;//同步寄存器
	
	reg tmp0_Rs232_Rx,tmp1_Rs232_Rx;//数据寄存器
	
	reg [15:0]bps_DR;//分频计数器计数最大值
	reg [15:0]div_cnt;//分频计数器
	reg bps_clk;//
	reg [7:0]bps_cnt;
	
	reg uart_state;
	
	reg [2:0] r_data_byte [7:0];
	//reg [7:0] tmp_data_byte;
	reg [2:0] START_BIT,STOP_BIT;
	
	wire nedege;
	
	//同步寄存器，消除亚稳态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		s0_Rs232_Rx <= 1'b0;
		s1_Rs232_Rx <= 1'b0;	
	end
	else begin
		s0_Rs232_Rx <= Rs232_Rx;
		s1_Rs232_Rx <= s0_Rs232_Rx;	
	end
	
	//数据寄存器
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		tmp0_Rs232_Rx <= 1'b0;
		tmp1_Rs232_Rx <= 1'b0;	
	end
	else begin
		tmp0_Rs232_Rx <= s1_Rs232_Rx;
		tmp1_Rs232_Rx <= tmp0_Rs232_Rx;	
	end
	
	assign nedege = !tmp0_Rs232_Rx & tmp1_Rs232_Rx;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_DR <= 16'd324;
	else begin
		case(baud_set)
			0:bps_DR <= 16'd324;
			1:bps_DR <= 16'd162;
			2:bps_DR <= 16'd80;
			3:bps_DR <= 16'd53;
			4:bps_DR <= 16'd26;
			default:bps_DR <= 16'd324;			
		endcase
	end
	
	//counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		div_cnt <= 16'd0;
	else if(uart_state)begin
		if(div_cnt == bps_DR)
			div_cnt <= 16'd0;
		else
			div_cnt <= div_cnt + 1'b1;
	end
	else
		div_cnt <= 16'd0;
		
	// bps_clk gen
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_clk <= 1'b0;
	else if(div_cnt == 16'd1)
		bps_clk <= 1'b1;
	else
		bps_clk <= 1'b0;
	
	//bps counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)	
		bps_cnt <= 8'd0;
	else if(bps_cnt == 8'd159 | (bps_cnt == 8'd12 && (START_BIT > 2)))
		bps_cnt <= 8'd0;
	else if(bps_clk)
		bps_cnt <= bps_cnt + 1'b1;
	else
		bps_cnt <= bps_cnt;

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Rx_Done <= 1'b0;
	else if(bps_cnt == 8'd159)
		Rx_Done <= 1'b1;
	else
		Rx_Done <= 1'b0;
		
//	always@(posedge Clk or negedge Rst_n)
//	if(!Rst_n)
//		data_byte <= 8'd0;
//	else if(bps_cnt == 8'd159)
//		data_byte <= tmp_data_byte;
//	else
//		data_byte <= data_byte;
		
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		data_byte <= 8'd0;
	else if(bps_cnt == 8'd159)begin
		data_byte[0] <= r_data_byte[0][2];
		data_byte[1] <= r_data_byte[1][2];
		data_byte[2] <= r_data_byte[2][2];
		data_byte[3] <= r_data_byte[3][2];
		data_byte[4] <= r_data_byte[4][2];
		data_byte[5] <= r_data_byte[5][2];
		data_byte[6] <= r_data_byte[6][2];
		data_byte[7] <= r_data_byte[7][2];
	end	
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		START_BIT = 3'd0;
		r_data_byte[0] <= 3'd0;
		r_data_byte[1] <= 3'd0;
		r_data_byte[2] <= 3'd0;
		r_data_byte[3] <= 3'd0;
		r_data_byte[4] <= 3'd0;
		r_data_byte[5] <= 3'd0;
		r_data_byte[6] <= 3'd0;
		r_data_byte[7] <= 3'd0;
		STOP_BIT = 3'd0;
	end
	else if(bps_clk)begin
		case(bps_cnt)
			0:begin
					START_BIT = 3'd0;
					r_data_byte[0] <= 3'd0;
					r_data_byte[1] <= 3'd0;
					r_data_byte[2] <= 3'd0;
					r_data_byte[3] <= 3'd0;
					r_data_byte[4] <= 3'd0;
					r_data_byte[5] <= 3'd0;
					r_data_byte[6] <= 3'd0;
					r_data_byte[7] <= 3'd0;
					STOP_BIT = 3'd0;			
				end
			6,7,8,9,10,11:START_BIT <= START_BIT + s1_Rs232_Rx;
			22,23,24,25,26,27:r_data_byte[0] <= r_data_byte[0] + s1_Rs232_Rx;
			38,39,40,41,42,43:r_data_byte[1] <= r_data_byte[1] + s1_Rs232_Rx;
			54,55,56,57,58,59:r_data_byte[2] <= r_data_byte[2] + s1_Rs232_Rx;
			70,71,72,73,74,75:r_data_byte[3] <= r_data_byte[3] + s1_Rs232_Rx;
			86,87,88,89,90,91:r_data_byte[4] <= r_data_byte[4] + s1_Rs232_Rx;
			102,103,104,105,106,107:r_data_byte[5] <= r_data_byte[5] + s1_Rs232_Rx;
			118,119,120,121,122,123:r_data_byte[6] <= r_data_byte[6] + s1_Rs232_Rx;
			134,135,136,137,138,139:r_data_byte[7] <= r_data_byte[7] + s1_Rs232_Rx;
			150,151,152,153,154,155:STOP_BIT <= STOP_BIT + s1_Rs232_Rx;
			default:
				begin
					START_BIT = START_BIT;
					r_data_byte[0] <= r_data_byte[0];
					r_data_byte[1] <= r_data_byte[1];
					r_data_byte[2] <= r_data_byte[2];
					r_data_byte[3] <= r_data_byte[3];
					r_data_byte[4] <= r_data_byte[4];
					r_data_byte[5] <= r_data_byte[5];
					r_data_byte[6] <= r_data_byte[6];
					r_data_byte[7] <= r_data_byte[7];
					STOP_BIT = STOP_BIT;						
				end
		endcase
	end
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(nedege)
		uart_state <= 1'b1;
	else if(Rx_Done || (bps_cnt == 8'd12 && (START_BIT > 2)))
		uart_state <= 1'b0;
	else
		uart_state <= uart_state;		

endmodule

单字节发送模块
uart_byte_tx.v

/***************************************************
*	Module Name		:	uart_byte_tx		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口发送模块设计
**************************************************/

module uart_byte_tx(
	Clk,       //50M时钟输入
	Rst_n,     //模块复位
	data_byte, //待传输8bit数据
	send_en,   //发送使能
	baud_set,  //波特率设置
	
	Rs232_Tx,  //Rs232输出信号
	Tx_Done,   //一次发送数据完成标志
	uart_state //发送数据状态
);

	input Clk;
	input Rst_n;
	input [7:0]data_byte;
	input send_en;
	input [2:0]baud_set;
	
	output reg Rs232_Tx;
	output reg Tx_Done;
	output reg uart_state;
	
	reg bps_clk;	//波特率时钟
	
	reg [15:0]div_cnt;//分频计数器
	
	reg [15:0]bps_DR;//分频计数最大值
	
	reg [3:0]bps_cnt;//波特率时钟计数器
	
	reg [7:0]r_data_byte;
	
	localparam START_BIT = 1'b0;
	localparam STOP_BIT = 1'b1;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(send_en)
		uart_state <= 1'b1;
	else if(bps_cnt == 4'd11)
		uart_state <= 1'b0;
	else
		uart_state <= uart_state;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		r_data_byte <= 8'd0;
	else if(send_en)
		r_data_byte <= data_byte;
	else
		r_data_byte <= r_data_byte;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_DR <= 16'd5207;
	else begin
		case(baud_set)
			0:bps_DR <= 16'd5207;
			1:bps_DR <= 16'd2603;
			2:bps_DR <= 16'd1301;
			3:bps_DR <= 16'd867;
			4:bps_DR <= 16'd433;
			default:bps_DR <= 16'd5207;			
		endcase
	end	
	
	//counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		div_cnt <= 16'd0;
	else if(uart_state)begin
		if(div_cnt == bps_DR)
			div_cnt <= 16'd0;
		else
			div_cnt <= div_cnt + 1'b1;
	end
	else
		div_cnt <= 16'd0;
	
	// bps_clk gen
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_clk <= 1'b0;
	else if(div_cnt == 16'd1)
		bps_clk <= 1'b1;
	else
		bps_clk <= 1'b0;
	
	//bps counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)	
		bps_cnt <= 4'd0;
	else if(bps_cnt == 4'd11)
		bps_cnt <= 4'd0;
	else if(bps_clk)
		bps_cnt <= bps_cnt + 1'b1;
	else
		bps_cnt <= bps_cnt;
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Tx_Done <= 1'b0;
	else if(bps_cnt == 4'd11)
		Tx_Done <= 1'b1;
	else
		Tx_Done <= 1'b0;
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Rs232_Tx <= 1'b1;
	else begin
		case(bps_cnt)
			0:Rs232_Tx <= 1'b1;
			1:Rs232_Tx <= START_BIT;
			2:Rs232_Tx <= r_data_byte[0];
			3:Rs232_Tx <= r_data_byte[1];
			4:Rs232_Tx <= r_data_byte[2];
			5:Rs232_Tx <= r_data_byte[3];
			6:Rs232_Tx <= r_data_byte[4];
			7:Rs232_Tx <= r_data_byte[5];
			8:Rs232_Tx <= r_data_byte[6];
			9:Rs232_Tx <= r_data_byte[7];
			10:Rs232_Tx <= STOP_BIT;
			default:Rs232_Tx <= 1'b1;
		endcase
	end	

endmodule

在这里插入图片描述
在这里插入图片描述
在这里插入图片描述

RS485通信完成

一米八零的昊哥
关注
  • 1
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
ZYNQ axi uart16550 IP核扩展485接口使用
ydb1358396458的博客
03-21 1379
uart16550 IP核的使用:ZYNQ axi uart16550 IP核扩展485接口使用 - 代码天地
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十三章 RS485实验
ALINX技术博客
01-20 852
原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“rs485_test”。 本章以AN3485模块介绍RS485的数据传输。 1.实验原理 前面介绍过RS232和RS422的实验，而RS485与RS422类似，也是采用差分信号传输，但R
bsp和驱动的区别_Zynq SDK 驱动探求（四）数据从软件来到逻辑
weixin_39573287的博客
11-28 503
对于一个希望能够达到软件定义，硬件加速的协议栈来说，打通软硬之间的任督二脉是最为重要的一环。本文通过搭建一个 AXI DMA 子系统，将 PS 中网卡驱动软件接收到的数据包发送给逻辑部分，建立起 PS 到 PL 的数据流。搭建逻辑 DMA 子系统在 Vivado 的 Block Design 功能中通过拖动 IP 的方式建立一个 DMA传输子系统。DMA 子系统包括一个 AXI-DMA 和一个 A...
什么是串口与串口通信？XILINX ZYNQ 7045/7020的uart串口
xiawucha159的博客
03-09 1755
什么是串口与串口通信？XILINX ZYNQ 7045/7020的uart串口 串口又叫做串行接口，（与并行接口相对）也称串行通信接口，是采用串行通信方式的一种扩展接口。串口通信指的是(不同于并行通信)它的数据是一位接一位地进行传输，时间上是顺序进行的。串口传输速度慢，但传送距离比并行口更远，经济成本更低，且不存在数据同步困难的问题。 ***举例： ***若当前外设需传输一个字节（8bit）的数据时，串口是将8bit按顺序排好，逐个在1条连接线上传输，而并口则将8个bit并列排放，分别在8条连接线上同时传输
【正点原子FPGA连载】第二十一章UART串口通信实验 -摘自【正点原子】新起点之FPGA开发指南_V2.1
weixin_55796564的博客
10-29 1318
1）实验平台：正点原子新起点V2开发板 2）平台购买地址：https://detail.tmall.com/item.htm?id=609758951113 2）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-300792-1-1.html 3）对正点原子FPGA感兴趣的同学可以加群讨论：994244016 4）关注正点原子公众号，获取最新资料更新 第二十一章UART串口通信实验 串口是“串行接口”的简称，即采用串行通信方式的接口。串行通信将数据字节分成一位一
ZYNQ&FPGA RS485通信实验（未完成）
m0_58413328的博客
11-07 543
RS485：一个定义平衡数字多点系统中的驱动器和接收器的电气特性的标准，该标准由电信行业协会和电子工业联盟定义。使用该标准的数字通信网络能在远距离条件下以及电子噪声大的环境下有效传输信号。RS-485使得连接本地网络以及多支路通信链路的配置成为可能。 SP3485电压转换芯片： 左侧：FPGA RO(receive out接收输出端):TX DI(driver input接收端):RX RE非...
学习ALINX_ZYNQ(7Z020开发板SDK)第二天——RS485串口
m0_71143645的博客
12-02 1001
串口中断
关于SIM7020X的通讯协议调试（2） - MQTT
qq_36336004的博客
07-23 1170
本文主要是测试SIM7020E与阿里云物联网平台MQTT协议传输数据 顺带做个笔记* 2； MQTT是目前非常常用的传输协议，具体干啥可以百度，我做个调试记录就好； SIMCON关于MQ的协议也很简单，连接发送关闭，总的7大步，但是里面也是有巨大的坑，手动测试事真多； 看着还挺不错的嘛，但是实际操作到第二部就差点要了我的狗命； 先在物联网平台注册个设备； 然后 第一条，创...
ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信，接收不同帧长报文数据-----中断方式
Howe Tan 浪漫的季节的博客
06-24 4274
ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信，接收不同帧长报文数据-----中断方式。硬件环境：Xilinx ZynqMP XCZU15eg-ffvb1156-2-i软件环境：
赛灵思ZYNQ7020芯片技术手册
05-15
详细关于7020系列芯片技术手册，可以方便快速的查找所需要的技术资料，包括寄存器配置地址等信息
39_ZYNQ7020开发板RS232协议通信
09-08
1）RS-232通信最远距离15M 2）RS232可做到双向传输，全双工，最高传输速率可以达到20kbps。 3）RS232上传输的数字量采用负逻辑且与地对称 逻辑1： -3V ~ -15V 逻辑0：+3V ~ +15V
41_ZYNQ7020开发板Vivado操作_GPIO
09-09
在PS侧，有PS自己的IO pin，称为MIO,共有54个（编号0-53）。如果PS侧IO不够使用，则可以通过扩展的方式来使用PL侧的IO。扩展方式有两中：EMIO和GPIO。 EMIO 方式可以将PL侧IO直接看作PS侧IO使用，只是编号从54-117....
36_ZYNQ7020开发板串行序列机SPI协议接口DAC_TLV5618
09-08
本章以 TLV5618 为例介绍 DAC 的工作原理及时序图解释，并用线性序列机 （LSM）来描述时序图进而正确驱动此类设备。在 Quartus Pime 软件中，使用 ISSP 工具输入希望输出的电压值，控制 FPGA 进而操作 TLV5618 芯片...
43_ZYNQ7020开发板Vivado配置ROM并用Vivao自带逻辑分析仪分析
09-10
摘要：FPGA本身是SRAM架构，断电之后，程序就消息，我们利用FPGA内部的RAM资源实现ROM,每次上电把初始化的值先写入RAM。 一、实例化ROM的IP核 通过IP核实例化一个ROM，根据ROM的读时序来读取ROM中存储的数据。
23_ZYNQ7020开发板_USB驱动
weixin_39193953的博客
08-22 4006
usb是通用串行总线的总称。Linux支持几乎所有的usb设备和鼠标，键盘，打印机。 一、USB识别的过程，USB设备接入主机后，匹配过程如下； usb设备接入主机后，匹配的过程如下 1)硬件检测 usb接口有四条线分别为5V、GND、D-、D+，usb设备接入主机后，会把主机usb接口的D-或D+拉高。从而主机从硬件的角度检测到了usb设备的接入。 2）握手匹配 主机检测到usb设备接入后，就会和设备进行交互，主机端主动发起获取设备信息的描述符，设备则需要按照固定格式返回描述符。如果实在windos桌面系
35_ZYNQ7020开发板串行序列机SPI协议接口ADC128S022
weixin_39193953的博客
09-06 3130
模数转换器即A/D转换器，或简称ADC，通常是指将模拟信号转变为数字信号的电子元件。 经过与标准量比较处理后的模拟量转换成以二进制数值表示的离散信号的转换器。 ADC128S022 我们使用的模数转换器为8通道及12位的分辨率。 模拟电源VA输入范围为2.7V-5.25V，数字电源VD输入范围为2.7V~VA。 通信接口支持：SPI、QSPI、以及通用的DSP接口。 转换速率：50kps-200kps 本款ADC为12位的分辨率，因此1bit代表电压值即为VA/4096。 当模拟电压低于VA/8192，输
46_ZYNQ7020开发板驱动AD7606逻辑分析仪分析串口显示
weixin_39193953的博客
09-22 2806
一、AD7606模块参数 AD型号：AD7606 通道数：8通道 AD位数：16bit 最高采样频率:200ksps 输入电压：-5V~+5V 二、模块结构 三、AD7607简介 AD7606是一款8通道同步采样数据采集系统，片内集成输入放大器，过压保护电路，二阶模拟抗混叠滤波器、模拟多路复用器、16位200KPS SARADC和一个数字滤波器，2.5V基准电压源。 可以处理 ±10V与±5V真双极性输入信号。 四、AD7606功能图 五、AD7606时序图 AD7606可以对所有8路的模拟输入通道同
42_ZYNQ7020开发板Vivado配置IP核生成5路PLL（锁相环）
weixin_39193953的博客
09-09 2361
通过锁相环对时钟进行倍频生成我们需要的时钟频率 PLL，即锁相环。是FPGA的重要资源。一个FPGA系统往往需要多个不同的频率，不同相位的时钟信号。所以一个FPGA芯片的PLL数量是衡量FPGA芯片的重要指标。 数字锁相环（PLL） 锁相环（PLL）主要用于频率综合。使用一个PLL可以从一个输入时钟信号生成多个时钟信号。 一、创建Vivado工程新建一个pll_test工程，点击Project Manager界面下的IP Catalog 在第一个界面ClockingOptions里，我们选择PLL资源
zynq7020开发板
最新发布
05-01
Zynq7020开发板是一种基于Xilinx Zynq-7000系列SoC的开发板，具备高性能、低功耗、灵活性和可重用性等特点，可广泛应用于工业、通信、医疗、汽车及军工等领域。 该开发板采用了双核ARM Cortex-A9处理器和Xilinx 7...

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值