40_ZYNQ7020开发板RS485协议通信

最新推荐文章于 2023-01-07 14:59:54 发布
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分类专栏： ZYNQ嵌入式系统1
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本文链接：https://blog.csdn.net/weixin_39193953/article/details/108466235
版权

工业控制现场
很多智能仪表都具备RS-232和RS-485两种通信接口类型。
RS-232是美国1969年公布的通信协议，也是工业控制中应用最广泛的一种串行接口，采取不平衡传输方式。
缺点：传输距离短，最大约30米，传输速率低，最高20kb/s，共模能力差，抗干扰能力弱，所以RS232只适合本地设备之间的通信。
RS-485是弥补RS232通信距离短，传输速率低等不足之处，于1983年提出一种串行数据接口标准，RS485采用差分传输方式，也叫平衡传输，有较高的噪音抑制能力，最大传输距离约1200米，最大传输速率10Mb/s增加了双向通信能力，所以RS485是首选的串行接口。
网络通信协议
主机和从机之间搭建的是RS-485网络，硬件是采用RS-485接线，主机呼叫从机地址，从机应答方式通讯。
数据帧10位，1位起始位，8个数据位，1个停止位，无效验。波特率：9600；19200；38400。

RS485可以联网构成分布式，最多并联32台驱动器和32台接收器。
RS485设备网想要互相通信，只有通过主设备（PC）中转才能实现，设备网只容许有一个主设备，其余都是从设备。
RS485电压范围-7~+12V
逻辑“1”，—2v-6v
逻辑“0”，—(-2v)-(-6v)
在这里插入图片描述
（1）通过RS232/RS485转换电路将PC机串口RS232信号转换成RS485信号，对于情况比较复杂的工业环境最好是选用防浪涌带隔离珊的产品。（2）通过PCI多串口卡，可以直接选用输出信号为RS485类型的扩展卡。
在这里插入图片描述

头文件：uart_tx_top.v

/***************************************************
*	Module Name		:	uart_tx_top		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口发送顶层设计
**************************************************/

module uart_tx_top(
			Clk,       //50M时钟输入
			Rst_n,     //系统复位
			Rs232_Tx,  //Rs232输出信号
			Rs232_Rx,   //RS232数据输入
			Rs232_Ren,
			key_in0,   //按键控制输入
			led        //数据发送状态
		);

	input Clk;
	input Rst_n;
	input key_in0;
	
	output Rs232_Tx;
	input Rs232_Rx;
	output Rs232_Ren;
	output led;
	
	wire send_en;
	wire [7:0]data_byte;
	wire [7:0]data_rx;
	wire key_flag0;
	wire key_state0;
	wire [2:0]baud_set;
	
	wire uart_state;
	assign led = uart_state;
	
	assign send_en = key_flag0 & !key_state0;
	
	assign Rs232_Ren = uart_state;
	
	assign data_byte = 8'b1010_1111;//af
	assign baud_set = 3'd4; //设置波特率为115200bps
	
	uart_byte_tx uart_byte_tx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.data_byte(data_byte),
		.send_en(send_en),
		.baud_set(baud_set),
		
		.Rs232_Tx(Rs232_Tx),
		.Tx_Done(),
		.uart_state(uart_state)
	);
	
	key_filter key_filter0(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.key_in(key_in0),
		.key_flag(key_flag0),
		.key_state(key_state0)
	);
	
	/*ISSP ISSP(
		.probe(data_rx),
		.source(data_byte)
	);*/
	
	uart_byte_rx uart_byte_rx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.baud_set(baud_set),
		.Rs232_Rx(Rs232_Rx),
		
		.data_byte(data_rx),
		.Rx_Done(Rx_Done)
	);
	
endmodule

按键模块
key_filter.v

/***************************************************
*	Module Name		:	key_filter		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  单按键消抖设计
**************************************************/

module key_filter(
			Clk,      //50M时钟输入
			Rst_n,    //模块复位
			key_in,   //按键输入
			key_flag, //按键标志信号
			key_state //按键状态信号
		);

	input Clk;
	input Rst_n;
	input key_in;
	
	output reg key_flag;
	output reg key_state;
	
	localparam
		IDEL		= 4'b0001,
		FILTER0	= 4'b0010,
		DOWN		= 4'b0100,
		FILTER1 	= 4'b1000;
		
	reg [3:0]state;
	reg [19:0]cnt;
	reg en_cnt;	//使能计数寄存器
	
//对外部输入的异步信号进行同步处理
	reg key_in_sa,key_in_sb;
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		key_in_sa <= 1'b0;
		key_in_sb <= 1'b0;
	end
	else begin
		key_in_sa <= key_in;
		key_in_sb <= key_in_sa;	
	end
	
	reg key_tmpa,key_tmpb;
	wire pedge,nedge;
	reg cnt_full;//计数满标志信号
	
//使用D触发器存储两个相邻时钟上升沿时外部输入信号（已经同步到系统时钟域中）的电平状态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		key_tmpa <= 1'b0;
		key_tmpb <= 1'b0;
	end
	else begin
		key_tmpa <= key_in_sb;
		key_tmpb <= key_tmpa;	
	end

//产生跳变沿信号	
	assign nedge = !key_tmpa & key_tmpb;
	assign pedge = key_tmpa & (!key_tmpb);
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		en_cnt <= 1'b0;
		state <= IDEL;
		key_flag <= 1'b0;
		key_state <= 1'b1;
	end
	else begin
		case(state)
			IDEL :
				begin
					key_flag <= 1'b0;
					if(nedge)begin
						state <= FILTER0;
						en_cnt <= 1'b1;
					end
					else
						state <= IDEL;
				end
					
			FILTER0:
				if(cnt_full)begin
					key_flag <= 1'b1;
					key_state <= 1'b0;
					en_cnt <= 1'b0;
					state <= DOWN;
				end
				else if(pedge)begin
					state <= IDEL;
					en_cnt <= 1'b0;
				end
				else
					state <= FILTER0;
					
			DOWN:
				begin
					key_flag <= 1'b0;
					if(pedge)begin
						state <= FILTER1;
						en_cnt <= 1'b1;
					end
					else
						state <= DOWN;
				end
			
			FILTER1:
				if(cnt_full)begin
					key_flag <= 1'b1;
					key_state <= 1'b1;
					state <= IDEL;
				end
				else if(nedge)begin
					en_cnt <= 1'b0;
					state <= DOWN;
				end
				else
					state <= FILTER1;
			
			default:
				begin 
					state <= IDEL; 
					en_cnt <= 1'b0;		
					key_flag <= 1'b0;
					key_state <= 1'b1;
				end
				
		endcase	
	end
	

	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		cnt <= 20'd0;
	else if(en_cnt)
		cnt <= cnt + 1'b1;
	else
		cnt <= 20'd0;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		cnt_full <= 1'b0;
	else if(cnt == 999_999)
		cnt_full <= 1'b1;
	else
		cnt_full <= 1'b0;	

endmodule

单字节接收模块
uart_byte_rx.v

/***************************************************
*	Module Name		:	uart_byte_rx		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口接收模块设计
**************************************************/

module uart_byte_rx(
			Clk,        //模块时钟50M
			Rst_n,      //模块复位
			baud_set,   //波特率设置
			Rs232_Rx,   //RS232数据输入
			 
			data_byte,  //并行数据输出
			Rx_Done     //一次数据接收完成标志
		);

	input Clk;
	input Rst_n;
	input [2:0]baud_set;
	input Rs232_Rx;
	
	output reg [7:0]data_byte;
	output reg Rx_Done;
	
	reg s0_Rs232_Rx,s1_Rs232_Rx;//同步寄存器
	
	reg tmp0_Rs232_Rx,tmp1_Rs232_Rx;//数据寄存器
	
	reg [15:0]bps_DR;//分频计数器计数最大值
	reg [15:0]div_cnt;//分频计数器
	reg bps_clk;//
	reg [7:0]bps_cnt;
	
	reg uart_state;
	
	reg [2:0] r_data_byte [7:0];
	//reg [7:0] tmp_data_byte;
	reg [2:0] START_BIT,STOP_BIT;
	
	wire nedege;
	
	//同步寄存器，消除亚稳态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		s0_Rs232_Rx <= 1'b0;
		s1_Rs232_Rx <= 1'b0;	
	end
	else begin
		s0_Rs232_Rx <= Rs232_Rx;
		s1_Rs232_Rx <= s0_Rs232_Rx;	
	end
	
	//数据寄存器
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		tmp0_Rs232_Rx <= 1'b0;
		tmp1_Rs232_Rx <= 1'b0;	
	end
	else begin
		tmp0_Rs232_Rx <= s1_Rs232_Rx;
		tmp1_Rs232_Rx <= tmp0_Rs232_Rx;	
	end
	
	assign nedege = !tmp0_Rs232_Rx & tmp1_Rs232_Rx;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_DR <= 16'd324;
	else begin
		case(baud_set)
			0:bps_DR <= 16'd324;
			1:bps_DR <= 16'd162;
			2:bps_DR <= 16'd80;
			3:bps_DR <= 16'd53;
			4:bps_DR <= 16'd26;
			default:bps_DR <= 16'd324;			
		endcase
	end
	
	//counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		div_cnt <= 16'd0;
	else if(uart_state)begin
		if(div_cnt == bps_DR)
			div_cnt <= 16'd0;
		else
			div_cnt <= div_cnt + 1'b1;
	end
	else
		div_cnt <= 16'd0;
		
	// bps_clk gen
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_clk <= 1'b0;
	else if(div_cnt == 16'd1)
		bps_clk <= 1'b1;
	else
		bps_clk <= 1'b0;
	
	//bps counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)	
		bps_cnt <= 8'd0;
	else if(bps_cnt == 8'd159 | (bps_cnt == 8'd12 && (START_BIT > 2)))
		bps_cnt <= 8'd0;
	else if(bps_clk)
		bps_cnt <= bps_cnt + 1'b1;
	else
		bps_cnt <= bps_cnt;

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Rx_Done <= 1'b0;
	else if(bps_cnt == 8'd159)
		Rx_Done <= 1'b1;
	else
		Rx_Done <= 1'b0;
		
//	always@(posedge Clk or negedge Rst_n)
//	if(!Rst_n)
//		data_byte <= 8'd0;
//	else if(bps_cnt == 8'd159)
//		data_byte <= tmp_data_byte;
//	else
//		data_byte <= data_byte;
		
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		data_byte <= 8'd0;
	else if(bps_cnt == 8'd159)begin
		data_byte[0] <= r_data_byte[0][2];
		data_byte[1] <= r_data_byte[1][2];
		data_byte[2] <= r_data_byte[2][2];
		data_byte[3] <= r_data_byte[3][2];
		data_byte[4] <= r_data_byte[4][2];
		data_byte[5] <= r_data_byte[5][2];
		data_byte[6] <= r_data_byte[6][2];
		data_byte[7] <= r_data_byte[7][2];
	end	
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		START_BIT = 3'd0;
		r_data_byte[0] <= 3'd0;
		r_data_byte[1] <= 3'd0;
		r_data_byte[2] <= 3'd0;
		r_data_byte[3] <= 3'd0;
		r_data_byte[4] <= 3'd0;
		r_data_byte[5] <= 3'd0;
		r_data_byte[6] <= 3'd0;
		r_data_byte[7] <= 3'd0;
		STOP_BIT = 3'd0;
	end
	else if(bps_clk)begin
		case(bps_cnt)
			0:begin
					START_BIT = 3'd0;
					r_data_byte[0] <= 3'd0;
					r_data_byte[1] <= 3'd0;
					r_data_byte[2] <= 3'd0;
					r_data_byte[3] <= 3'd0;
					r_data_byte[4] <= 3'd0;
					r_data_byte[5] <= 3'd0;
					r_data_byte[6] <= 3'd0;
					r_data_byte[7] <= 3'd0;
					STOP_BIT = 3'd0;			
				end
			6,7,8,9,10,11:START_BIT <= START_BIT + s1_Rs232_Rx;
			22,23,24,25,26,27:r_data_byte[0] <= r_data_byte[0] + s1_Rs232_Rx;
			38,39,40,41,42,43:r_data_byte[1] <= r_data_byte[1] + s1_Rs232_Rx;
			54,55,56,57,58,59:r_data_byte[2] <= r_data_byte[2] + s1_Rs232_Rx;
			70,71,72,73,74,75:r_data_byte[3] <= r_data_byte[3] + s1_Rs232_Rx;
			86,87,88,89,90,91:r_data_byte[4] <= r_data_byte[4] + s1_Rs232_Rx;
			102,103,104,105,106,107:r_data_byte[5] <= r_data_byte[5] + s1_Rs232_Rx;
			118,119,120,121,122,123:r_data_byte[6] <= r_data_byte[6] + s1_Rs232_Rx;
			134,135,136,137,138,139:r_data_byte[7] <= r_data_byte[7] + s1_Rs232_Rx;
			150,151,152,153,154,155:STOP_BIT <= STOP_BIT + s1_Rs232_Rx;
			default:
				begin
					START_BIT = START_BIT;
					r_data_byte[0] <= r_data_byte[0];
					r_data_byte[1] <= r_data_byte[1];
					r_data_byte[2] <= r_data_byte[2];
					r_data_byte[3] <= r_data_byte[3];
					r_data_byte[4] <= r_data_byte[4];
					r_data_byte[5] <= r_data_byte[5];
					r_data_byte[6] <= r_data_byte[6];
					r_data_byte[7] <= r_data_byte[7];
					STOP_BIT = STOP_BIT;						
				end
		endcase
	end
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(nedege)
		uart_state <= 1'b1;
	else if(Rx_Done || (bps_cnt == 8'd12 && (START_BIT > 2)))
		uart_state <= 1'b0;
	else
		uart_state <= uart_state;		

endmodule

单字节发送模块
uart_byte_tx.v

/***************************************************
*	Module Name		:	uart_byte_tx		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口发送模块设计
**************************************************/

module uart_byte_tx(
	Clk,       //50M时钟输入
	Rst_n,     //模块复位
	data_byte, //待传输8bit数据
	send_en,   //发送使能
	baud_set,  //波特率设置
	
	Rs232_Tx,  //Rs232输出信号
	Tx_Done,   //一次发送数据完成标志
	uart_state //发送数据状态
);

	input Clk;
	input Rst_n;
	input [7:0]data_byte;
	input send_en;
	input [2:0]baud_set;
	
	output reg Rs232_Tx;
	output reg Tx_Done;
	output reg uart_state;
	
	reg bps_clk;	//波特率时钟
	
	reg [15:0]div_cnt;//分频计数器
	
	reg [15:0]bps_DR;//分频计数最大值
	
	reg [3:0]bps_cnt;//波特率时钟计数器
	
	reg [7:0]r_data_byte;
	
	localparam START_BIT = 1'b0;
	localparam STOP_BIT = 1'b1;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(send_en)
		uart_state <= 1'b1;
	else if(bps_cnt == 4'd11)
		uart_state <= 1'b0;
	else
		uart_state <= uart_state;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		r_data_byte <= 8'd0;
	else if(send_en)
		r_data_byte <= data_byte;
	else
		r_data_byte <= r_data_byte;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_DR <= 16'd5207;
	else begin
		case(baud_set)
			0:bps_DR <= 16'd5207;
			1:bps_DR <= 16'd2603;
			2:bps_DR <= 16'd1301;
			3:bps_DR <= 16'd867;
			4:bps_DR <= 16'd433;
			default:bps_DR <= 16'd5207;			
		endcase
	end	
	
	//counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		div_cnt <= 16'd0;
	else if(uart_state)begin
		if(div_cnt == bps_DR)
			div_cnt <= 16'd0;
		else
			div_cnt <= div_cnt + 1'b1;
	end
	else
		div_cnt <= 16'd0;
	
	// bps_clk gen
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_clk <= 1'b0;
	else if(div_cnt == 16'd1)
		bps_clk <= 1'b1;
	else
		bps_clk <= 1'b0;
	
	//bps counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)	
		bps_cnt <= 4'd0;
	else if(bps_cnt == 4'd11)
		bps_cnt <= 4'd0;
	else if(bps_clk)
		bps_cnt <= bps_cnt + 1'b1;
	else
		bps_cnt <= bps_cnt;
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Tx_Done <= 1'b0;
	else if(bps_cnt == 4'd11)
		Tx_Done <= 1'b1;
	else
		Tx_Done <= 1'b0;
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Rs232_Tx <= 1'b1;
	else begin
		case(bps_cnt)
			0:Rs232_Tx <= 1'b1;
			1:Rs232_Tx <= START_BIT;
			2:Rs232_Tx <= r_data_byte[0];
			3:Rs232_Tx <= r_data_byte[1];
			4:Rs232_Tx <= r_data_byte[2];
			5:Rs232_Tx <= r_data_byte[3];
			6:Rs232_Tx <= r_data_byte[4];
			7:Rs232_Tx <= r_data_byte[5];
			8:Rs232_Tx <= r_data_byte[6];
			9:Rs232_Tx <= r_data_byte[7];
			10:Rs232_Tx <= STOP_BIT;
			default:Rs232_Tx <= 1'b1;
		endcase
	end	

endmodule

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RS485通信完成

一米八零的昊哥
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ZYNQ PS裸机开发RS485
baidu_34971492的博客
05-22 138
RS485 是一种通用的通信标准，广泛用于数据采集和控制应用中。它的主要优点之一是它允许将多个 RS485 设备放在同一条总线上，这使得多个节点可以相互连接。RS-485是美国电子工业协会（EIA）在1983年批准了一个新的平衡传输标准（balanced transmission standard），EIA一开始将RS（Recommended Standard）做为标准的前缀，不过后来为了便于识别标准的来源，已将RS改为EIA/TIA。
基于STM32/GD32的双CAN、一路485开发板
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基于STM32/GD32的双CAN开发板
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串口中断
ZYNQ&FPGA RS485通信实验（未完成）
m0_58413328的博客
11-07 666
RS485：一个定义平衡数字多点系统中的驱动器和接收器的电气特性的标准，该标准由电信行业协会和电子工业联盟定义。使用该标准的数字通信网络能在远距离条件下以及电子噪声大的环境下有效传输信号。RS-485使得连接本地网络以及多支路通信链路的配置成为可能。 SP3485电压转换芯片： 左侧：FPGA RO(receive out接收输出端):TX DI(driver input接收端):RX RE非...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第十三章 RS485实验
ALINX技术博客
01-20 909
原创声明： 本原创教程由芯驿电子科技（上海）有限公司（ALINX）创作，版权归本公司所有，如需转载，需授权并注明出处。 适用于板卡型号： AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG 实验Vivado工程为“rs485_test”。 本章以AN3485模块介绍RS485的数据传输。 1.实验原理 前面介绍过RS232和RS422的实验，而RS485与RS422类似，也是采用差分信号传输，但R
关于SIM7020X的通讯协议调试（2） - MQTT
qq_36336004的博客
07-23 1274
本文主要是测试SIM7020E与阿里云物联网平台MQTT协议传输数据 顺带做个笔记* 2； MQTT是目前非常常用的传输协议，具体干啥可以百度，我做个调试记录就好； SIMCON关于MQ的协议也很简单，连接发送关闭，总的7大步，但是里面也是有巨大的坑，手动测试事真多； 看着还挺不错的嘛，但是实际操作到第二部就差点要了我的狗命； 先在物联网平台注册个设备； 然后 第一条，创...
ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信，接收不同帧长报文数据-----中断方式
Howe Tan 浪漫的季节的博客
06-24 5181
ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信，接收不同帧长报文数据-----中断方式。硬件环境：Xilinx ZynqMP XCZU15eg-ffvb1156-2-i软件环境：
基于ZYNQ-7000的AI加速器设计之PS端（ARM）网络编程（TCP协议）
qq_40230112的博客
11-07 3804
前注：ARM端的TCP协议编程步骤和UDP协议编程步骤完全相同，只是在ARM端的C代码实现不同，在本次TCP协议实现过程中我们主要利用了官方提供的Demo,然后根据自己的需要加以改写，具体过程如下。 1、开始前的准备工作 关闭电脑防火墙 连接开发板电源 开发板与PC之间串口连接，JTAG下载线连接 PC机与开发板间网线连接，并保证能ping通 2、Vivado端配置 创建工程，具体步骤...
ZYNQ底板的电路原理图
10-18
- IIC1_SCL和IIC1_SDA用于IIC通信协议，连接了EEPROM、RTC等器件，用于存储配置信息和时间信息。 - EEPROM用于非易失性存储，保存系统配置参数。 5. **实时时钟（RTC）** - U6是PCF8563实时时钟芯片，提供精确的...
创龙Xilinx Zynq-7000系列SoC高性能处理器开发板规格书 .pdf
10-10
创龙TLZ7xH-EVM开发板是一款基于Xilinx Zynq-7000系列SoC高性能处理器的核心开发板，该系列SoC集成了PS（Processing System）端双核ARM Cortex-A9处理器和PL（Programmable Logic）端Kintex-7架构的28nm可编程逻辑...
赛灵思ZYNQ7020芯片技术手册
05-15
详细关于7020系列芯片技术手册，可以方便快速的查找所需要的技术资料，包括寄存器配置地址等信息
TI C6000 TMS320C6678 DSP+ Zynq-7045的PS + PL异构多核案例开发手册（4）
创龙，嵌入式一体化解决方案商
07-22 1390
本文主要介绍ZYNQ PS + PL异构多核案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4。其中测试板卡为TMS320C6678开发板，文章内容包含多个特色案例，如axi_gpio_led_demo案例、axi_timer_pwm_demo案例、axi_uart_demo案例、emio_gpio_led_demo案例、mig_dma案例等，由于篇幅过长，文章分为上下6个小节展示，欢迎大家按照顺序进行文章内容查看
创龙Xilinx Zynq-7000系列SoC高性能处理器开发板规格书
Tronlong_的博客
10-10 530
TLZ7xH-EVM是一款由创龙基于SOM-TLZ7xH核心板设计的开发板，底板采用沉金无铅工艺的6层板设计，为用户提供了SOM-TLZ7xH核心板的测试平台，用于快速评估核心板的整体性能。 SOM-TLZ7xH引出丰富的资源信号引脚，二次开发极其容易，客户只需要专注上层运用，降低了开发难度和时间成本，让产品快速上市，及时抢占市场先机。 基于创龙提供的丰富Demo程序，用户可同时实现硬件编程和...
ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信-----轮询方式
Howe Tan 浪漫的季节的博客
06-24 2216
ZYNQ UltraScale MPSOC，使用PL端AXI_UART16550IP核，且在PS端控制下实现RS485通信；硬件环境：Xilinx ZynqMP XCZU15eg-ffvb1156-2-i软件环境：Vivado2018.3一；下一篇讲述使用UART16550的中断模式接收多种帧长的报文数据，也即接收不定长数据。 ......
【正点原子FPGA连载】 第十七章 RS485串口通信实验 -摘自【正点原子】领航者ZYNQ之FPGA开发指南_V2.0
weixin_55796564的博客
01-04 4494
1）实验平台：正点原子领航者ZYNQ开发板 2）平台购买地址：https://item.taobao.com/item.htm?&id=606160108761 3）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-301505-1-1.html 4）对正点原子FPGA感兴趣的同学可以加群讨论：994244016 5）关注正点原子公众号，获取最新资料更新 第十七章 RS485串口通信实验 RS-485是针对UART串口的一种接口标准，它定义了串行通信系统
Zynq PS之UART调试
李家小院
01-07 1709
以XCZU21DR开发，通过MIO UART循环打印Hello World。
16_ZYNQ7020开发板gpio输入实验
weixin_39193953的博客
08-20 919
gpio输出最经典的例子就是按键，我们就用按键做一个简单的gpio输入实验。 应用程序通过read函数读取按键状态，如果按键按下，就翻转一次led电平 1）原理图 LED KEY LED MIO0_LED KEY MIO_KEY1 2)设备树 /include/ "system-conf.dtsi" / { model = "Zynq ALINX Development Board"; compatible = "alinx,zynq", "xlnx,zynq-7000";
ZYNQ7020在linux下双串口之EMIO实现UART0 - ZYNQ7021学习
逸璞丷昊
05-14 5792
基于黑金的多以太网进行的多串口实验，这里主要讲UART0的EMIO引脚实现，略过很多细节，具体相关的步骤请参考我的另一篇双串口博客https://blog.csdn.net/yishuicanhong/article/details/80213158。 配置ZYNQ核 首先我们先双击ZYNQ核，修改UART0的引脚。如图 添加约束文件 ...
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