41_ZYNQ7020开发板Vivado操作_GPIO

对于ZYNQ来说PL(FPGA)开发很重要。
目的：熟悉Vivad开发环境，操作GPIO


一、创建Vivado工程







二、创建Verilog HDL文件点亮LED



三、编辑代码

module led(
 input sys_clk,
 input rst_n,
 output reg [3:0] led
 );
reg[31:0] timer_cnt;
always@(posedge sys_clk or negedge rst_n)
begin
 if (!rst_n)
 begin
 led <= 4'd0 ;
 timer_cnt <= 32'd0 ;
 end
 else if(timer_cnt >= 32'd49_999_999)
 begin
 led <= ~led;
 timer_cnt <= 32'd0;
 end
 else
 begin
 led <= led;
 timer_cnt <= timer_cnt + 32'd1;
 end
 
end
endmodule

四、添加管脚约束


五、查看原理图，配置管脚,保存


查看led.xdc是管脚的配置脚本

电平约束也补上

六、添加时序约束
一个FPGA设计出了管脚分配以外，还有一个重要的约束，那就是时序约束，这里通过向导方式进行一个时序约束。
点击Run synthesis 开始综合

综合完成以后点击“Cancel”

点击“Constraints Wizard”

点击Next

时序约束相当设计中，把"ys_clk"频率设置为50Mhz，然后点击Skip to finish结束时序约束向导

这个时候点击led.xdc文件以及更新，点击Reload重新加载文件，并保存文件

七、生成BIT文件
编辑的过程可以细分为综合、布局布线、生成bit文件等，这里我们直接点击"Generate Bitstream"直接生成bit文件。

选择硬件设备就行BIT文件的给FPGA的烧写

现象：