【高速电路设计】高速串行系列

飞翔的小漠漠

已于 2022-10-06 18:08:01 修改

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分类专栏：硬件电路知识文章标签：基带工程

于 2022-10-02 22:40:57 首次发布

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1、AC 耦合电容选值时要考量啥？

2、金贵的时钟

3、均衡的秘密之 FFE

1、AC 耦合电容选值时要考量啥？

一句话总结：AC耦合电容越大，当出现连续0和1的时候，直流压降越小；对信号传输越有利。AC电容太大时，会降低电容谐振频率，增加信号高频分量的衰减，使眼高减小，上升沿变缓， jitter 增加。最常见的就是 0.1uF 0402 的电容

串行信号都会串个 AC 耦合电容，这个电容可以提供直流偏压和过电流保护，但也会给链路带了另一个问题 PDJ(pattern-dependent jitter)。顾名思义，这和码型有关。我们的链路可以等效成高通 RC 电路，当出现连续的“1”或“0”时，会出现下图的直流压降，这不仅会影响眼高，还会造成 PDJ。

怎样才能减小这个直流压降呢?这和 RC 时间常数有关， RC 值越大，能通过的直流分量就越多直流压降越小。由于链路中等效 R 是相对固定的，只能调节耦合电容值了。如下图电容值越大，压降越小。

那我们就把电容无限加大吧！答案是： No，不行！
因为，实际安装后的电容不是理想电容，除了 ESR,ESL，还有安装电感，所以就存在一个串联谐振频率。电容在此频率之前呈容性，之后呈感性。电容值越大，谐振频率越小，电容在较低频率就会呈现感性，这样会造成信号高频分量衰减增大，同样会使眼高减小，上升沿变缓， jitter 增加。所以选值时要综合以上两点考量，一般业界都推荐 0.01uF~0.2uF，最常见的就是 0.1uF的电容。封装的选择不建议使用大于 0603 的封装，最好是 0402 的。

2、金贵的时钟

一句话总结：时钟信号的频谱则集中在信号的倍频处

布线空间太小啦，内层走不下了，要走表层，不行，要过EMC 检测。那走一些去表底层吧，但是一定要保证时钟信号和 DQS 信号走内层，间距一定要做到 3W 以上，四面要包地，包地线地孔间距不能大于 100mil。在过EMC 的时候，时钟信号是最容易出问题的，只要有问题，第一反应就是时钟。到底是什么让时钟信号如此的金贵呢？

让我们来看一下 MT41J256M16V80A 颗粒的情况，蓝色的是 DQS 信号，红色是 DQ信号。两条曲线完全就是重合的啊，看来时钟信号的上升沿并不比数据信号的陡。时钟信号是一个脉冲信号，而数据信号是伪随机码。在较长的时间轴上他们表现出来的形态是这样子的：

“时钟信号的上升下降沿比数据信号的多！所以它的干扰大。”
把视角从时域转移到频域。将时钟信号和数据信号做傅里叶变换后：

数据信号的频谱均匀分布在 5 倍带宽的频带上，而时钟信号的频谱则集中在信号的倍频处。连续的几米高的浪花可以用来冲浪，而突然的一个十几米的浪，可就是海啸了。

3、均衡的秘密之 FFE

一句话总结：在发送端进行 FFE 均衡后，其实也相当于一个低通滤波器的效果，事先就把发送信号的低频部分衰减，这样的话在接收端高频和低频幅度的差异就变小了，因此有效的解决了 ISI 的问题，就能得到张开的眼图。

预加重的方法就是提高上升沿（下降沿）的幅度来提高高频的分量；去加重呢，就是不提高高频能量的幅度，而降低较低频能量的幅度，反映的信号波形上，就是不提高上升沿（下降沿）的幅度，而把其他信号的幅度衰减；

FFE（Feed Forward Equalization 前向反馈均衡。是线性、模拟的均衡器。

FFE 的位置在发送端，它是利用波形本身来校正接收到的信号，而不是用波形的阈值( 判决逻辑 1 或 0 )进行校正。

FFE 的作用基本上类似于 FIR（有限脉冲响应）滤波器，它在校正当前比特电压时，使用的是前一个比特和当前比特的电压电平，加上校正因子( 抽头系数 ) ，来校正当前比特的电压电平。一句话，就是当使用 FFE 时，是对实际采集到的波形执行均衡算法。

那这种对发送的波形进行移位的加加减减，对接收端眼图真的会有改善吗？我们还是以仿真来说明下吧，仿真的速率为 25Gbps，其中传输通道损耗如下：

无 FFE 均衡时发送波形和接收眼图如下：

FFE 均衡时发送波形和接收眼图如下：

的确，使用加加减减之后奇怪波形作为发送端时，接收端眼图可以张开，反而采用原来正儿八经的波形发送，眼图却是闭合。我们来看看接收端的波形，看看两者差异在哪？

原来眼图闭合的原因和上期的 CTLE 文章类似，都是由于在长 0 或长 1 之后的变化位无法跨过本身的电平门限，也就是说在低频数据之后的高频变换数据由于衰减比较多，因此幅度无法从低频的高电压位拉到相反的正确电平范围内，因此导致“1 ”不到“ 1 ”， 0”不到“ 0 ”的情况，眼图自然就闭合了。为什么文章开头说 FFE 和 CTLE 有更大的相似之处？在哪呢？我们把数据波形通过

傅里叶变换转到频域上看，大家就知道了。

FFE 均衡与否发送端数据和接收端数据的频域幅度分布如下：

原来，在发送端进行 FFE 均衡后，其实也相当于一个低通滤波器的效果，事先就把发送信号的低频部分衰减，这样的话在接收端高频和低频幅度的差异就变小了，因此有效的解决了 ISI 的问题，就能得到张开的眼图。关于 FFE 均衡的预加重和去加重有什么区别呢？那我们常说的 3.5dB 或 6dB 加重是属于哪一种呢？前面文章也说到了，由于通道的频率响应是越高频损耗越大，因此之前介绍的无论是 CTLE 和 FFE 都是通过把低频幅度进行衰减，以达到在接收端时高低频的幅度差异变小，这样才能有效改善 ISI 带来的影响，把眼图张开。其实 FFE 均衡除了把低频的幅度较小之外，还存在另外一种方法，那就是把高频的幅度增加，这样在接收端时也可以做到高低频的幅度差异变小，其实这就有了预加重和去加重这两种方法。我们知道，一个信号的频率高低主要是由信号电平变化的速度决定的，因此从波形上看信号的上升沿（下降沿）体现了信号的高频能量。因此预加重的方法就是提高上升沿（下降沿）的幅度来提高高频的分量，示意图如下所示：

而所谓去加重呢，就是不提高高频能量的幅度，而降低较低频能量的幅度，反映的信号

波形上，就是不提高上升沿（下降沿）的幅度，而把其他信号的幅度衰减，示意图如下

所示：

两种均衡技术有什么区别呢？首先单从均衡的能力来说，肯定是预加重的均衡效果更好，我这里指的效果好是指接收端眼高会张得更大，因为预加重把高频能量增加了，而去加重是衰减低频的能量，这样去到接收端之后，肯定是预加重的整体幅度比去加重要高；但是一般有明显优点的东西，缺点也会比较明显，那就是预加重幅度高，那功耗自然就大了，另外高频能量变强，那 EMC 辐射也相应会大了。

另外一个问题就是我们常说的 3.5dB 和 6dB 加重，我们从仿真的波形给出答案：

所谓 3.5dB ，就是加重前的幅度是加重后幅度的 3.5dB 。也就是 20*log （ 0.5/0.334 ） =3.5dB 。同样 6dB ，就是加重前的幅度是加重后幅度的 6dB 。也就是 20*log （ 0.5/0.251 ） =6dB 。由于我们原始的发送波形都是以+-0.5V 发送，因此该波形的高频分量并没有提高， SO 。。。它们都是属于去加重的技术。

3、均衡的秘密之 CTLE

一句话总结：

CTLE：连续时间线性均衡。它是在接收端芯片上的一种技术，它的作用可以在传输损耗较大的链路，有效的改善接收端眼图的性能。

以 XILINX 的 V7 芯片的 ibis-ami 模型为例，一般有以下对 CTLE 的描述：

软件对 CTLE 的自动算法，的确能在确定通道频域特性的情况下优化出 CTLE 的响应，使得 RX 的接收频域特性达到最优，这样的话，时序和频域的波形就会变好了。

我们选择 PCIE3.0 协议的 CTLE 模型进行探讨，该模型的描述如下所示：

看到它实际上是频率和（幅度）dB 值的关系曲线，我们先不管它的作用，先通过数学对下面的公式分析下：

首先我们知道，当 s=0 时， H （0） =ADC ，也就是当频率为 0 的时候也就是直流的时候，实际上幅度是一个负的增益（常数），当频率在一个比较高（趋向无穷大）时， H 为趋向于负无穷大；实际上曲线变化频段的部分是由公式上两个 pole 点来控制，我们一般称为极点或者 peak 点。根据该公式的数学运算，在两个 pole 点之间会出现该曲线的一个最大值。这样我们就通过增益，零点，极点来定义了一个频域响应了。

因此 CTLE 曲线就是一个在低频时增益衰减为常数，然后随着频率升高慢慢衰减变小，但是过了一个较高频率之后，衰减又开始慢慢变大的效果。其实我们想利用的频段是前两部分：在低频时候常数增益衰减，然后随着频率升高慢慢衰减变小的频段。然后我们能下这么一个结论，实际上，在起作用的频段内，CTLE 是一个高通滤波器。

当 PCIE3.0 的传输通道达到如下损耗时，接收端眼图已经全部闭合。