四位先行进位电路逻辑表达式_数字电路逻辑设计 (4).PPT

二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。 　　例1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路。 四、应用举例 　　解 由于余3码是由8421码加3后形成的代码。所以，只需从4位二进制并行加法器的一组输入端接收8421码，而另一组输入端接收0011，进位输入端C0接上“0”，便可从输出端得到与输入8421码对应的余3码。 实现给定功能的逻辑电路图如下图所示。 　　例2 用4位二进制并行加法器设计一个4位二进制并行加法/减法器。 　　解　根据问题要求，设减法采用补码运算，并令 　　 A = a4a3a2a1 ----- 为被加数(或被减数)； 　　 B = b4b3b2b1 ----- 为加数(或减数)； 　　 S = s4s3s2s1 ----- 为和数(或差数)； 　　 M---------------- 为功能选择变量.当M=0时，执行 A+B；当M=1时，执行A-B。 由运算法则可归纳出电路功能为： 当M=0时，执行 a4a3a2a1 + b4b3b2b1 + 0 (A+B) 当M=1时，执行 a4a3a2a1 + + 1 (A-B) 　　分析结果表明，可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。 　　具体实现： 　　将4位二进制数a4a3a2a1直接加到并行加法器的A4A3A2A1 输入端，4位二进制数 b4b3b2b1 分别和M异或后加到并行加 法器的 B4B3B2B1 输入端。并将M同时加到并行加法器的 C0 端。 　　M=0: Ai=ai ,Bi=bi , C0=0 　　　　　实现a4a3a2a1 + b4b3b2b1 + 0 (即A+B)； 　　M=1: Ai=ai ,Bi= , C0=1， 　　　　　实现 a4a3a2a1+　　　　 + 1 (即A-B)。 实现给定功能的逻辑电路图如下： 　　例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中 　　　　　　A = a3a2a1 , B = b2b1 。 　　解 根据乘数和被乘数的取值范围，可知乘积范围处在0～21之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1表示，两数相乘求积的过程如下： 被乘数 a3 a2 a1 ×) 乘数 b2 b1 a3b1 a2b1 a1b1 +) a3b2 a2b2 a1b2 乘积 Z5 Z4 Z3 Z2 Z1 　　☆ 1位二进制数乘法 法则和逻辑“与”运算法则相同，“积”项aibj(i=1，2，3；j=1，2)可用两输入与门实现。 　　☆ 对部分积求和可用并行加法器实现。 　　电路可由6个两输入与门和1个4位二进制并行加法器构成。 4.5.2 译码器与编码器 　 译码器的功能是对具有特定含义的输入代码进行“翻译”，将其转换成相应的输出信号。 　　译码器(Decoder)和编码器(Encoder)是数字系统中广泛使用的多输入多输出组合逻辑部件。 一、译码器 　　译码器的种类很多，常见的有二进制译码器、二-十进制译码器和数字显示译码器等。主要讨论二进制译码器。 1．二进制译码器 ● 二进制译码器一般具有n个输入端、2n个输出端和 一个(或多个)使能输入端； (1)定义 二进制译码器：能将n个输入变量变换成2n个输出函 数，且输出函数与输入变量构成的最小项具有对应关系的 一种多输出组合逻辑电路。 (2)特点 ● 使能输入端为有效电平时，对应每一组输入代码， 仅一个输出端为有效电平，其余输出端为无效电平 (值与有效电平相反)。 ● 有效电平可以是高电平(称为高电平译码)，也可以 是低电平(称为低电平译码)。 常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。 以3-8线译码器74138为例，图(a)、(b)所示分别是该译码器的管脚排列图和逻辑符号。 (3) 典型芯片 图中， A2、A1、A0 --- 输入端； --- 输出端； --- 使能端。 例如，假定用A、B、C表示