38译码器verilog代码_Verilog设计实例（2）一步一步实现一个多功能通用计数器

最新推荐文章于 2024-04-27 00:15:00 发布
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文章标签： 38译码器verilog代码 application实现网页计数 verilog 中forever always verilog实例引用是并行语句 verilog设置24进制计数器

20fc1e8ef476e086d6dc83ec45945ecf.png

写在前面

相关博文 博客首页 注：学习交流使用！

正文

多功能计数器，英文名为：多功能计数器；所谓多功能，这里包括二进制计数，格雷码计数以及线性反馈移位寄存器（LFSR）三种，本文通过从普通的计数器开始，也就是单个功能的计数器开始，一步一步过渡到多功能计数器。 作为对以下相关博文的延伸练习： Verilog设计实例（1）线性反馈移位寄存器（LFSR） FPGA设计心得（8）Verilog中的编译预处理语句

普通的二进制计数器

这个作为开头，不必多说，计数就完事了。

电路设计

设计文件：

`timescale 1ns/1ps
//
// Engineer: Reborn Lee
// Module Name: binary counter
// Additional Comments:
// 
//
module binary_counter#(parameter N_BITS = 4)(
	input i_clk,
	input i_rst,
	output [N_BITS - 1 : 0] o_cnt,
	output o_cnt_done
	);

	reg [N_BITS - 1 : 0] bin_cnt = 0;
	always@(posedge i_clk) begin
		if(i_rst) begin
			bin_cnt <= 0;
		end
		else begin
			bin_cnt <= bin_cnt + 1;
		end
	end

	assign o_cnt_done = (bin_cnt == 0)? 1:0;
	assign o_cnt = bin_cnt;


endmodule

行为仿真

tb文件：

`timescale 1ns/1ps
module bin_cnt_tb;

	parameter N_BITS = 4;
	reg i_clk;
	reg i_rst;
	wire [N_BITS - 1 : 0] o_cnt;
	wire o_cnt_done;

	initial begin
		i_clk = 0;
		forever begin
			# 2 i_clk = ~ i_clk;
		end
	end

	initial begin
		i_rst = 1;

		# 8
		i_rst = 0;

	end

	binary_counter #(.N_BITS(N_BITS))
	inst_bin_cnt(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_cnt(o_cnt),
		.o_cnt_done(o_cnt_done)
		);
endmodule

仿真图：

6ab7a57e3fb4069bd4b35242956c1c64.png

普通的格雷码计数器

任意位宽的格雷码计数器，实现的方式通常是设计一个普通的二进制计数器，同时将计数结果转化为格雷码。 二进制与格雷码的转换方式，详情见：格雷码和二进制转换。 为了方便给出原理图：

bf400725c3ec2a72b41ec24cc22abdbe.png

伪代码描述为：

assign gray_value = binary_value ^ (binary_value>>1);

或者：

assign gray_cnt = { bin_cnt[N_BITS - 1], bin_cnt[N_BITS - 1 : 1]^bin_cnt[N_BITS - 2 : 0]};

电路设计

一种简单的设计方式为：

`timescale 1ns / 1ps
//
// Engineer: Reborn Lee
// Create Date: 2020/06/02 13:46:10
// Module Name: gray_counter
// Additional Comments: common gray counter
// 
//


module gray_counter #(parameter N_BITS = 4)(
	input i_clk,
	input i_rst,
	output [N_BITS - 1 : 0] o_cnt,
	output o_cnt_done
    );
	
	reg [N_BITS - 1 : 0] bin_cnt = 0;
	reg [N_BITS - 1 : 0] gray_cnt;
	always@(posedge i_clk) begin
		if(i_rst) begin
			bin_cnt <= 0;
			gray_cnt <= 0;
		end
		else begin
			bin_cnt <= bin_cnt + 1;
			// translate binary counter into  gray counter	
			gray_cnt <= bin_cnt ^ bin_cnt >>> 1; 

			//or 
			// gray_cnt <= { bin_cnt[N_BITS - 1], bin_cnt[N_BITS - 1 : 1]^bin_cnt[N_BITS - 2 : 0]};

			//or 

			// for(int i = 0; i < N_BITS - 1; i = i + 1) begin
			// 	gray_cnt[i] <= bin_cnt[i+1]^bin_cnt[i];
			// end
			// gray_cnt[N_BITS - 1] <= bin_cnt[N_BITS - 1];

		end

	end

	assign o_cnt = gray_cnt;
	// or 
	assign o_cnt_done = (gray_cnt == 0) ? 1 : 0;



	
endmodule

注释部分解释：

for(int i = 0; i < N_BITS - 1; i = i + 1) begin
				gray_cnt[i] <= bin_cnt[i+1]^bin_cnt[i];
			end
			gray_cnt[N_BITS - 1] <= bin_cnt[N_BITS - 1];

以及：

gray_cnt <= { bin_cnt[N_BITS - 1], bin_cnt[N_BITS - 1 : 1]^bin_cnt[N_BITS - 2 : 0]};

均在always块内，因此使用非阻塞赋值。 又和二进制计数在一起always内，且紧邻分布，因此计数相较于二进制慢一拍，但毫无影响（不影响计数总数）。

注： 三种二进制转换为格雷码的实现原理一致，效果等价。

行为仿真

TestBench设计：

`timescale 1ns/1ps
module gray_cnt_tb;

	parameter N_BITS = 4;
	reg i_clk;
	reg i_rst;
	wire [N_BITS - 1 : 0] o_cnt;
	wire o_cnt_done;

	initial begin
		i_clk = 0;
		forever begin
			# 2 i_clk = ~ i_clk;
		end
	end

	initial begin
		i_rst = 1;

		# 8
		i_rst = 0;

	end

	gray_counter #(.N_BITS(N_BITS))
	inst_gray_cnt(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_cnt(o_cnt),
		.o_cnt_done(o_cnt_done)
		);
endmodule

行为仿真波形：

1bfb36f14f437a32a2f9e7c5e059550a.png

局部放大：

afd23428cb95341d6d1625eb3e530a9a.png

55daaa878fbb3f01101b7b46b6c0b447.png

LFSR

这个请参考上篇博文，单独做了一篇博客： Verilog设计实例（1）线性反馈移位寄存器（LFSR）

为了方便不跳转另外一个链接，这里给出设计：

电路设计

`timescale 1ns / 1ps
//
// Company: 
// Engineer: Reborn Lee
// Create Date: 2020/06/01 12:50:38
// Design Name: 
// Module Name: lfsr
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module lfsr #(parameter NUM_BITS = 3)(
   input i_Clk,
   input i_Enable,
 
   // data valid
   input i_Seed_DV,

   // Optional Seed Value
   input [NUM_BITS-1:0] i_Seed_Data,
 
   output [NUM_BITS-1:0] o_LFSR_Data,
   output o_LFSR_Done

    );

  // internal variables
  reg [NUM_BITS:1] r_LFSR = 0;
  reg              r_XNOR;
 
 
  // Purpose: Load up LFSR with Seed if Data Valid (DV) pulse is detected.
  // Othewise just run LFSR when enabled.
    always @(posedge i_Clk)
    begin
      if (i_Enable == 1'b1)
      begin
          if (i_Seed_DV == 1'b1)
            r_LFSR <= i_Seed_Data;
          else
            r_LFSR <= {r_LFSR[NUM_BITS-1:1],r_XNOR}; //left right
      end
    end

// Create Feedback Polynomials.  Based on Application Note:
  // http://www.xilinx.com/support/documentation/application_notes/xapp052.pdf
    always @(*)
    begin
      case (NUM_BITS)
        3: begin
          r_XNOR = r_LFSR[3] ^~ r_LFSR[2];
        end
        4: begin
          r_XNOR = r_LFSR[4] ^~ r_LFSR[3];
        end
        5: begin
          r_XNOR = r_LFSR[5] ^~ r_LFSR[3];
        end
        6: begin
          r_XNOR = r_LFSR[6] ^~ r_LFSR[5];
        end
        7: begin
          r_XNOR = r_LFSR[7] ^~ r_LFSR[6];
        end
        8: begin
          r_XNOR = r_LFSR[8] ^~ r_LFSR[6] ^~ r_LFSR[5] ^~ r_LFSR[4];
        end
        9: begin
          r_XNOR = r_LFSR[9] ^~ r_LFSR[5];
        end
        10: begin
          r_XNOR = r_LFSR[10] ^~ r_LFSR[7];
        end
        11: begin
          r_XNOR = r_LFSR[11] ^~ r_LFSR[9];
        end
        12: begin
          r_XNOR = r_LFSR[12] ^~ r_LFSR[6] ^~ r_LFSR[4] ^~ r_LFSR[1];
        end
        13: begin
          r_XNOR = r_LFSR[13] ^~ r_LFSR[4] ^~ r_LFSR[3] ^~ r_LFSR[1];
        end
        14: begin
          r_XNOR = r_LFSR[14] ^~ r_LFSR[5] ^~ r_LFSR[3] ^~ r_LFSR[1];
        end
        15: begin
          r_XNOR = r_LFSR[15] ^~ r_LFSR[14];
        end
        16: begin
          r_XNOR = r_LFSR[16] ^~ r_LFSR[15] ^~ r_LFSR[13] ^~ r_LFSR[4];
          end
        17: begin
          r_XNOR = r_LFSR[17] ^~ r_LFSR[14];
        end
        18: begin
          r_XNOR = r_LFSR[18] ^~ r_LFSR[11];
        end
        19: begin
          r_XNOR = r_LFSR[19] ^~ r_LFSR[6] ^~ r_LFSR[2] ^~ r_LFSR[1];
        end
        20: begin
          r_XNOR = r_LFSR[20] ^~ r_LFSR[17];
        end
        21: begin
          r_XNOR = r_LFSR[21] ^~ r_LFSR[19];
        end
        22: begin
          r_XNOR = r_LFSR[22] ^~ r_LFSR[21];
        end
        23: begin
          r_XNOR = r_LFSR[23] ^~ r_LFSR[18];
        end
        24: begin
          r_XNOR = r_LFSR[24] ^~ r_LFSR[23] ^~ r_LFSR[22] ^~ r_LFSR[17];
        end
        25: begin
          r_XNOR = r_LFSR[25] ^~ r_LFSR[22];
        end
        26: begin
          r_XNOR = r_LFSR[26] ^~ r_LFSR[6] ^~ r_LFSR[2] ^~ r_LFSR[1];
        end
        27: begin
          r_XNOR = r_LFSR[27] ^~ r_LFSR[5] ^~ r_LFSR[2] ^~ r_LFSR[1];
        end
        28: begin
          r_XNOR = r_LFSR[28] ^~ r_LFSR[25];
        end
        29: begin
          r_XNOR = r_LFSR[29] ^~ r_LFSR[27];
        end
        30: begin
          r_XNOR = r_LFSR[30] ^~ r_LFSR[6] ^~ r_LFSR[4] ^~ r_LFSR[1];
        end
        31: begin
          r_XNOR = r_LFSR[31] ^~ r_LFSR[28];
        end
        32: begin
          r_XNOR = r_LFSR[32] ^~ r_LFSR[22] ^~ r_LFSR[2] ^~ r_LFSR[1];
        end
 
      endcase // case (NUM_BITS)
    end // always @ (*)

    assign o_LFSR_Data = r_LFSR[NUM_BITS:1];
 
 	// Conditional Assignment (?)
 	assign o_LFSR_Done = (r_LFSR[NUM_BITS:1] == i_Seed_Data) ? 1'b1 : 1'b0;


endmodule

行为仿真

`timescale 1ns / 1ps
module lfsr_tb ();
 
  parameter c_NUM_BITS = 4;
   
  reg r_Clk = 1'b0;
   
  wire [c_NUM_BITS-1:0] w_LFSR_Data;
  wire w_LFSR_Done;
   
  lfsr #(.NUM_BITS(c_NUM_BITS)) LFSR_inst
         (.i_Clk(r_Clk),
          .i_Enable(1'b1),
          .i_Seed_DV(1'b0),
          .i_Seed_Data({c_NUM_BITS{1'b0}}), // Replication
          .o_LFSR_Data(w_LFSR_Data),
          .o_LFSR_Done(w_LFSR_Done)
          );
  
  always @(*)
    #10 r_Clk <= ~r_Clk; 
   
endmodule // LFSR_TB

仿真波形：

31de99c17767118f6a3c41534b08893d.png

多功能计数器

有了上面三种计数器的单独设计，下面该考虑组合起来了，是用什么样的方式组合？ 用户可以选择，可以通过定义条件编译的方式，定义了某个宏就执行某种计数器，计数位宽可选择，通过参数化的方式实现。

电路设计

本设计用到了上面的三个模块，例化到本模块使用；

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2020/06/02 16:22:52
// Design Name: 
// Module Name: versatile_counter
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

// `define LFSR_MACRO
`define GRAY
// `define BIN
module versatile_counter #(parameter N_BITS = 4)(
	input i_clk,
	input i_rst,
	output [N_BITS - 1 : 0] o_out,
	output o_out_done

    );

	`ifdef LFSR_MACRO

	lfsr #(.NUM_BITS(N_BITS)) LFSR_inst
         (.i_Clk(i_clk),
          .i_Enable(1'b1),
          .i_Seed_DV(1'b0),
          .i_Seed_Data({N_BITS{1'b0}}), // Replication
          .o_LFSR_Data(o_out),
          .o_LFSR_Done(o_out_done)
          );


	`elsif GRAY

	gray_counter #(.N_BITS(N_BITS))
	inst_gray_cnt(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_cnt(o_out),
		.o_cnt_done(o_out_done)
		);


	`else
	binary_counter #(.N_BITS(N_BITS))
	inst_bin_cnt(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_cnt(o_out),
		.o_cnt_done(o_out_done)
		);

	`endif


endmodule

这里约定定义了宏GRAY，就是跑格雷码的代码，定义了宏BIN，就是跑二进制的代码，定义了LFSR_MACRO，就是跑LFSR的程序。

行为仿真

先假设定义了宏GRAY，仿真程序通用，如下：

`timescale 1ns/1ps
module sim_versatile_counter;

	parameter N_BITS = 4;
	reg i_clk;
	reg i_rst;
	wire [N_BITS - 1 : 0] o_out;
	wire o_out_done;

	initial begin
		i_clk = 0;
		forever begin
			# 2 i_clk = ~ i_clk;
		end
	end

	initial begin
		i_rst = 1;

		# 8
		i_rst = 0;

	end

	versatile_counter #(.N_BITS(N_BITS))
	inst_vc(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_out(o_out),
		.o_out_done(o_out_done)
		);
endmodule

仿真波形 ：

7fd92f93e760ca0d669bba4beb2d0efe.png

确实是格雷码计数器 ，放大：

5ade08df422e4b3a6709a8d18ec23b49.png

4edb7307c6eb23f5f213be9cce87c222.png

如果定义了宏BIN，

// `define LFSR_MACRO
// `define GRAY
`define BIN

则仿真图如下：

e243d546da9285b3533d762442c8abce.png

放大观测：

81a37ccee7054f5f8c7101b78e92f19b.png

b5850c9e4a1bb0186b40fa93eefc0940.png

如果定义了宏LFSR_MACRO，则输出LFSR计数：

`define LFSR_MACRO
// `define GRAY
//`define BIN

c380dfdcad802bf7f093c1cbe29ee3c4.png

98f9e9b90ebab1d84e86816f658ed324.png

543ae2146a2fcf79a8ab7fa70642144d.png

生成语句实现方式

这里使用生成语句，generate case来实现多功能计数器，我们需要定义一个参数SEL，当SEL为0的时候，输出为LFSR；当SEL为1时，输出为格雷码计数器；当SEL为2时候，输出为二进制计数器。

电路设计

`timescale 1ns / 1ps
//
// Create Date: 2020/06/02 16:22:52
// Design Name: 
// Module Name: versatile_counter
// Revision 0.01 - File Created
// Additional Comments:
// Reborn Lee
//
module versatile_counter #(
	parameter N_BITS = 4,
	parameter SEL = 0

	)(
	input i_clk,
	input i_rst,
	output [N_BITS - 1 : 0] o_out,
	output o_out_done

    );


generate

	case(SEL)

		0: begin
			lfsr #(.NUM_BITS(N_BITS)) LFSR_inst
         (.i_Clk(i_clk),
          .i_Enable(1'b1),
          .i_Seed_DV(1'b0),
          .i_Seed_Data({N_BITS{1'b0}}), // Replication
          .o_LFSR_Data(o_out),
          .o_LFSR_Done(o_out_done)
          );
		end
		1: begin
			gray_counter #(.N_BITS(N_BITS))
		inst_gray_cnt(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_cnt(o_out),
		.o_cnt_done(o_out_done)
		);
		end
		2: begin
			binary_counter #(.N_BITS(N_BITS))
		inst_bin_cnt(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_cnt(o_out),
		.o_cnt_done(o_out_done)
		);

		end


	endcase

endgenerate



endmodule

行为仿真

SEL为0，也即LFSR： 仿真文件例化改为：

versatile_counter #(
		.N_BITS(N_BITS),
		.SEL(0)
		)
	inst_vc(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_out(o_out),
		.o_out_done(o_out_done)
		);

af44583026855ae6ffd89533ba720cf5.png

放大：

46e2ee9afbe815efc4697f126b4555ae.png

8f566c39dcf29ae3b02b4b1373dc3d2c.png

932827ef1a891c381c959b97ee553cd0.png

SEL为1，也即格雷码计数器： 仿真文件例化改为：

versatile_counter #(
		.N_BITS(N_BITS),
		.SEL(1)
		)
	inst_vc(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_out(o_out),
		.o_out_done(o_out_done)
		);

2f45e98f520b66eae408cdc44bed1e35.png

放大：

20fc2650906e47be245109700f69ff0c.png

ffb26f4a77b7433e1d914611e5a932eb.png

SEL为2，也即 二进制计数器：

仿真文件例化改为：

versatile_counter #(
		.N_BITS(N_BITS),
		.SEL(2)
		)
	inst_vc(
		.i_rst(i_rst),
		.i_clk(i_clk),
		.o_out(o_out),
		.o_out_done(o_out_done)
		);

a525576ab557fa530004bcce30d8807c.png

放大：

e4aa7e4813d134ab99cc3f14ece4823b.png

1051b7f348a589864ee143fc7b7033cf.png

注意事项

关于多功能计数器的注意事项，这里不做多说， 在debug的过程中，可以先进行elaborated design,

fe39b263c4e516a3a797443b985fc124.png

如果没有错误，在进行行为仿真； 其次需要注意，在宏定义过程中，别忘了`这个符号。 就这样吧，感觉如此实现也不是太难，我还记得使用OPENCORES里的那个设计实例，编译预处理指令一大堆，看得我头皮发麻，最关键的是我还没编译通过。

工程要不要分享了呢？暂时算了吧，反正代码已经贴出来了，实在需要的可以说一声。 工具 ：vivado 2019.1

参考资料

参考资料1 参考资料2 参考资料3

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FPGA/IC技术交流2020

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05-14
38译码器的代码，51单片机类
Verilog中3-8译码器的代码实现
最新发布
m0_73019469的博客
04-27 504
3-8 译码器是一个很常用的器件，其真值表如下所示，根据 A2,A1,A0 的值，得出不同的结果。
Verilog中的3-8译码器代码
ZXX100084023535的博客
05-16 3667
译码器是数字系统的常用功能模块，典型的行为代码如下： module decoder3to8(out,in,enable); input [2:0] in; input enable; output [7:0] out; reg [7:0] out; always @(in or enable) begin if(enable==1'b0) out=8'b11111111; else out=81'b1<<in; //左移操作 end
verilog——三八译码器
m0_46889356的博客
05-25 7759
三八译码器 `timescale 1ns / 1ps module three28( a, b, c, out ); input a; input b; input c; output reg [7:0] out;//always里赋值必须是reg型 //always描述的信号赋值，赋值对象必须是reg类型 always@(*) begin case({a,b,c})
project_yimaqi_38译码器Verilog_vivado_vivado38译码器_
10-03
通过vivado实现38译码器，通过不同的输入实现相应的输出，低电平有效
Verilog的135个经典设计实例_verilog_源码
10-04
4. **组合逻辑**：设计实例可能涵盖基本门电路（如AND、OR、NOT、NAND、NOR、XOR、XNOR）的实现，以及更复杂的组合逻辑电路，如多路选择器、编码器、译码器等。 5. **时序逻辑**：Verilog还用于描述存储元件，如...
verilog hdl 代码集.rar_Verilog代码_verilog hdl_时序逻辑电路_组合逻辑 电路
09-20
在“verilog hdl 代码集”中，可能包含各种时序和组合逻辑电路的实例代码，每个文件可能对应一个具体的电路设计。学习这些代码可以帮助理解Verilog语法，掌握如何构建和仿真数字系统。对于初学者，可以先从简单的...
EDA.rar_EDA计数器_eda 加减计数器_eda 计数器代码_eda计数器代码
09-23
本资源"EDA.rar"包含了一个关于EDA计数器的实验，特别是加减计数器的设计与实现。下面将详细介绍EDA计数器的相关知识点，并涉及译码器和编码器。 计数器是数字系统中的核心组成部分，其功能是根据输入信号的变化来...
Xilinx Basy2板子动态显示译码加计数器Verilog HDL程序
01-19
总之，这个“Xilinx Basys2板子动态显示译码加计数器”的项目是一个典型的数字逻辑设计实例，涵盖了Verilog HDL编程、计数器设计、译码逻辑和动态显示技术。通过这样的实践，可以加深对数字系统设计的理解，提高动手...
数码管计数器 verilog.zip_wonivw_数码管_计数器
09-24
本项目“数码管计数器 verilog.zip”是一个利用Verilog语言实现的数码管显示计数器的设计实例。数码管，又称为LED七段显示器，常用于显示数字或字符，常见于电子设备的显示屏。 在Verilog中，数码管计数器的设计...
Verilog的135个经典设计实例,verilog经典设计案例,Verilog
09-10
FPGA开发语言Verilog的经典设计案例
用汇编语言实现的《两只老虎》的乐谱程序
06-21
该程序是通过汇编指令控制。从而实现《两只老虎》的发声程序
HDLBits：在线学习Verilog（七 · Problem 30-34）
weixin_42905573的博客
09-01 528
本系列内容来自于知乎专栏，链接如下：https://zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDL...
Verilog HDL实现三八译码器(二次比较)
qq_45949616的博客
10-29 3127
三八译码器简述 简单来说，三八译码器就是将三种输入状态“翻译”成八种输出状态，其输出的是二进制反码。 三八译码器真值表 注：这里未标出使能端 思路 A2作为选择信号，当A1和A0作为一组状态时，其一共有两种情况，而这两种情况只是A2不同，这时A2就可以进行选择，用?运算符实现，从确定输出，最终使用拼接符{}实现输出。 Verilog实现三八译码器 //decode3_8.v module decode3_8(A0,A1,A2,Y); input A2,A1,A0; output reg[7:0] Y;
Verilog入门2-用ise做38译码器和仿真
weixin_43475628的博客
09-11 7400
学过数电应该都知道有38译码器这个东西 就是通过3个输入端，控制8个输出端的状态。2.^3正好是8位。 下面附上代码： module my3_8(a,b,c,out); input a,b,c; output [7:0]out;//表示位宽为8bit的输出信号 reg [7:0]out;//或者直接output reg [7:0]out; always@(a,b,c) //这个跟vhdl中...
Problem29-------36 || 小梅哥笔记（38译码器）
qq_43562385的博客
03-01 280
Problem 29: Always blocks(clocked) (Alwaysblock2) 对于硬件综合来说，存在两种always块： 组合逻辑：always @(*) 时序逻辑：always @(posedge clk) 阻塞性赋值和非阻塞性赋值 在Verilog中有以下三种赋值方法： 连续赋值(assign x=y;)：不能在过程块内使用； 过程阻塞性赋值(x=y;)：只能在过程块中使用； 过程费阻塞性复制(x<=y)：只能在过程块内使用。 在组合always块中，使..
3-8译码器之Verilog实现（Zynq-7000开发板)
qq_47148611的博客
05-29 4701
题目： 用Verilog设计一个3-8译码器，要求分别使用if-elsecase语句。输入端分别为三个拨码开关，确认键为按钮，其中三个为3-8译码器的输入，另一个为确认键，先按输入，再按下确认键，开始译码。 ...
学习ZYNQ之FPGA13.1（串口）
bunengyonghanzi的博客
05-24 498
module( input sys_clk, input sys_rst_n, input uart_rxd, output uart_data, output uart_done ) parameter CLK_FREQ = 50_000_000; parameter UARS_BPS = 115200; parameter BPS_CNT = CLK_FREQ/UARS_BPS; reg uart_rxd_d0; reg uart_rxd_d1...
Verilog设计深入：六十进制计数器与七段码译码器
本资源是关于Verilog设计深入的PPT教程，主要涵盖了对Verilog设计的深入理解和应用，特别是过程语句和赋值语句的使用，通过实例讲解了六十进制BCD码计数器显示电路以及七段码译码器的设计。 在Verilog设计中，过程...
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