记忆管理之xilinx生成网标文件

1.将需要封装的模块设置为顶层模块

2.更改综合配置
More options -mode out_of_context
Flatten_hierachy full

3.综合，完成后打开综合

4.2017.4以前版本输入以下XX为模块名称
输入 write_verilog -mode port F:/FPGA/XX.v

2018.1以后
输入 write_verilog -mode synth_stub F:/FPGA/abc_stub.v

5.生成edf文件

不带IP
write_edif F:/FPGA/abc.edf

带IP
write_edif -security_mode all F:/FPGA/abc.edf

6.将顶层例化文件和edf文件添加到新的工程即可。