fpga电平约束有什么作用_FPGA设计思想略谈（二）

FPGA(Field Programmable Logic Array)是在PAL、GAL、EPLD、CPLD等可编程逻辑器件的基础上进一步发展起来的产物，它是作为ASIC领域中的一种半定制电路而出现的，即解决了定制电路的不足，又克服了原有可编程逻辑器件门电路有限的缺点。

本篇继续介绍几种在FPGA开发工作中主要用到的设计思想，主要介绍

(5)同步设计思想、 (6)复位电路设计思想、 (7)抗干扰设计思想、 (8)可靠性设计检查清单。 下文为详细描述：

5、同步设计思想

5.1 异步电路和同步电路

异步电路的核心逻辑用组合逻辑电路实现，电路的主要信号、输出信号等并不依赖于任何一个时钟信号，不是由时钟信号驱动出发器产生的。异步时序电路的最大缺点是容易产生毛刺。

同步电路的核心逻辑是用各种各样的触发器实现，电路的主要信号、输出信号等都是由某个时钟沿驱动触发器产生出来的。同步时序电路可以很好地避免毛刺。

在现有FPGA芯片设计中，采用同步电路无论在资源成本上，还是在设计准确性上皆有很大的优势。

5.2 一般组合逻辑的同步设计

信号在FPGA器件内部通过连线和逻辑单元连接时都有一定的延时，延迟的大小与连接的长短、逻辑单元的数目都有关系，同时还受器件制造的工艺、工作电压、温度等条件的影响。信号的高、低电平转换也需要一定的过渡时间。可以概括地讲，只要输入信号同时变化，组合逻辑必将产生毛刺。将组合逻辑的输出直接连接到D触发器时钟输入端、清零或置位端口的设计方法是错误的，这可能导致严重的后果。

毛刺并不是对所有的输入都有危害，如