1、约束的目的
介绍FPGA约束原理,理解约束的目的为设计服务,是为了保证设计满足时序要求,指导FPGA工具进行综合和实现,约束是Vivado等工具努力实现的目标。所以首先要设计合理,才可能满足约束,约束反过来检查设计能否满足时序。主要涉及到xilinx vivado xdc约束语法,给出对应的ISE ucf 语法。另外quatus的语法和xdc几乎兼容,原理都一样。
时序约束中最基本的是时钟,时钟有抖动(jitter),偏移(skew),占空比失真(duty cycle distortion)三种特性。
1、抖动,分为周期抖动(cycle jitter),周期差抖动(cycle to cycle jitter)和长期抖动(long term jitter)。
2、偏移和时钟线的长度,时序单元的负载电容和个数有关。FPGA的全局时钟采用全铜工艺和树状结构,偏移非常小,可以忽略。
3、占空比失真就是高低电平不对称,会吞噬时序裕量。
2、基本的时钟约束
最简单的情况,设计只有一个时钟。这时候需要对这个时钟的周期进行约束,(当然也可以对占空比进行约束,默认为50%)。如果不对时钟进行约束,我们就不知道自己的设计是否时序收敛。简单的说,比如系统时钟是200M的,那么周期就是5ns,也就是说信号从一个寄存器出来,经过了一系列的组合