tb_8b10b

`timescale 1ps / 1ps
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//              Data        :   2023/12/2
//              origin      :   Xilinx
//              modified by :   jiayu Chen
//              PJ Name     :   tb_8b10b
//              Model Name  :   tb_8b10b
//              Version     :   1.0
//              Describle   : 
//              E-mail      : cjy18816252779@163.com
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//	RTL Header
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`timescale	1ps/1ps


module tb_8b10b(  );

    reg                                 clk                                     = 1'b0 ;
    always # 10_000                     clk = ~clk                              ;
    reg         [7:0]                   r_data_in8b                             = 8'd0 ;
    wire        [9:0]                   s_data_out10b                           ;
    wire        [7:0]                   s_data_out8b                            ;

    always @( posedge clk ) begin
        r_data_in8b <= r_data_in8b + 1'b1 ;
    end

    encode_8b10b u_encode_8b10b(
        .clk                            ( clk                                   ) ,
        .data_in8b                      ( r_data_in8b                           ) ,
        .data_out10b                    ( s_data_out10b                         )        
    );

    decode_8b10b u_decode_8b10b(
        .clk                            ( clk                                   ) ,
        .data_in10b                     ( s_data_out10b                         ) ,
        .data_out8b                     ( s_data_out8b                          )          
    );





endmodule