AXI4接口时序解读

已于 2023-05-05 14:44:33 修改
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分类专栏： AXI协议学习 文章标签： fpga开发
于 2023-05-04 19:23:18 首次发布
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本文详细解析了AXI4总线协议中的写时序和读时序，包括突发操作的过程。在写时序中，主机先发送地址，然后数据通道进行握手传输，从机在数据传输完成后返回响应。读时序则没有响应信号，从机在RVALID信号有效时提供数据给主机。
摘要由CSDN通过智能技术生成

下一节：AXI4总线-axi-full-slave IP程序解析_北纬二六的博客-CSDN博客

1.axi4写时序

图1  写时序示意图

        如上图1示意图所示，主机先向从机发送地址控制信号，接下来数据总线即可互相握手发送数据信号，待数据发生完毕后，从机向主机返还一个应答信号以此做到相互握手互不冲突。

        

图2 突发写时序波形图

         如图2所示为突发写时序波形图， 从上图可以看出，首先满足主机AWVAILD与从机信号AWREADY同时有消，此时AWADDR才会被主机接收，带控制信号接收完毕，接下来数据通道从机WREADY与主机WVAILD同时有效，数据即可写入从机，最后一位数据发送完毕的同时拉高一个时钟周期TLAST信号此时可以拉高主机的BREADY信号等待从机反馈接收反馈信号，当主机数据发生完毕，此时从机返回一个BVAILD信号高电平伴随反馈信号，拉低BREADY信号。由于前一章节信号接口解读已经说过，地址控制端口在初始已经发送了有地址初始信号，突发等信息所以，后续地址是递增的并不需要你给数据的同时改变地址，只需要给突发的起始地址即可。

图3 突发读时序示意图

        如上图3所示读时序和写时序示意图相似，但是读时序没有response，图4所示为官方读时序波形图。

图4 读时序波形图

       图4所示突发读时序，当ARVLID与ARREADY信号同时为高，此时从机接收到主机发送的ARADDR地址信号，接下来RREADY为主机准备好读数据信号，待RVALID信号有效的同时，从机将数据放到RDATA数据通道，主机开始数据接收，从机数据发送完毕最后一个时钟周期拉高RLAST信号，标识完成数接收。

下一节：AXI4总线-axi-full-slave IP程序解析_北纬二六的博客-CSDN博客

       

        

北纬二六
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AXI4是一种高性能、低功耗的片内总线协议，用于连接处理器和外设。在使用AXI4总线进行读写操作时，可以使用Verilog代码来进行时序设计。下面是一个简单的AXI4读写时序Verilog代码示例： ```verilog module axi4_rw_example ( input wire clk, // 时钟信号 input wire reset, // 复位信号 input wire start, // 开始读写信号 input wire [31:0] addr, // 地址信号 input wire [31:0] wr_data, // 写数据信号 output wire [31:0] rd_data // 读数据信号 ); // 状态机定义 reg [2:0] state; localparam IDLE = 3'b000; // 空闲状态 localparam WRITE = 3'b001; // 写状态 localparam READ = 3'b010; // 读状态 localparam DONE = 3'b011; // 完成状态 // 存储器模拟 reg [31:0] mem [0:1023]; // 写数据寄存器 reg [31:0] wr_data_reg; // 当前地址寄存器 reg [31:0] addr_reg; // 时序逻辑 always @(posedge clk) begin if (reset) begin state <= IDLE; end else begin case (state) IDLE: if (start) begin addr_reg <= addr; wr_data_reg <= wr_data; state <= WRITE; end WRITE: mem[addr_reg] <= wr_data_reg; state <= READ; READ: rd_data <= mem[addr_reg]; state <= DONE; DONE: state <= IDLE; endcase end end endmodule ``` 这个示例代码中，通过定义一个状态机以及需要的寄存器，来模拟AXI4读写时序。状态机在不同的状态下执行不同的动作，将写数据写入指定地址的存储器中，然后在下一个状态中从指定地址读取数据。最后，将读取的数据存储在`rd_data`输出信号中。在`always`模块中，根据时钟信号和复位信号的变化，根据状态机执行相应的读写操作。 需要注意的是，这只是一个示例代码，实际上根据具体的应用需求和接口定义，AXI4读写时序的Verilog代码会有所不同。因此，在实际应用中，需要根据具体情况进行相应修改和优化。同时，还需要考虑时序的保持和设置数据有效性的时间等因素，以确保AXI4总线的正确工作。
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