fpga电平约束有什么作用_FPGA时序约束理论篇之IO约束

最新推荐文章于 2023-11-15 16:06:29 发布
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本文介绍了FPGA设计中的I/O约束，包括管脚约束和延迟约束的重要性。管脚约束涉及PACKAGE_PIN和IOSTANDARD属性的设定，确保正确电平标准。延迟约束如set_input_delay和set_output_delay用于指定输入输出信号与时钟的关系，并非直接调整延迟。未正确设置端接可能导致数据传输错误。设计完成后，通过DRC检查可发现潜在问题。
摘要由CSDN通过智能技术生成

 

I/O约束

  I/O约束是必须要用的约束，又包括管脚约束和延迟约束。

管脚约束

  管脚约束就是指管脚分配，我们要指定管脚的PACKAGE_PIN和IOSTANDARD两个属性的值,前者指定了管脚的位置,后者指定了管脚对应的电平标准。

  在vivado中，使用如下方式在xdc中对管脚进行约束。

set_property -dict {
    PACKAGE_PIN AJ16  IOSTANDARD  LVCMOS18} [get_ports "led[0]"    ]

  在Vivado规定，必须要指定管脚电平，不然在最后一步生成比特流时会出错。

  除了管脚位置和电平，还有一个大家容易忽略但很容易引起错误的就是端接，当我们使用差分电平时比如LVDS，在在V6中我们使用IBUFDS来处理输入的差分信号时，可以指定端接为TRUE。

   IBUFDS #(
      .DIFF_TERM("TRUE"),       // Differential Termination
      .IOSTANDARD
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weixin_39947314
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本文FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。
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