vivado case_【vivado(3)】序列检测/状态机

手机上不好看可用电脑看

(1)首先建立一个工程名叫seq_det:

详细步骤可查看：

【vivado(1)】vivado软件的简单使用

【vivado(2)】计数器/testbench仿真

(2)建立一个design source如下所示：

右击design source，

选择add or create design source，

然后next

选择create file，

然后输入file name，点击finish

不对输入、输出做要求

选择cancel，然后yes

建立后如下所示:

双击编辑，输入

有详细注释，其他问题请留言或后台滴滴：

`timescale 1ns / 1ns//---------------------------------------//  状态机之序列检测 welcom//---------------------------------------module FSM(        Clk,                //时钟        Rst_n,              //复位        Dv,                 //数据有效控制信号        Din,                //数据输入        Num                 //检测出的符合数据的个数    );    input  Clk,Dv,Rst_n;    input [7:0] Din;        //字符的位数是8位    // 共64个字符，检测有效的字符为连续的7位，    // 则num最大为9 -- [7*9=63]，num用4位数据可以表示    output reg [3:0] Num;      reg [2:0] state;