向量时钟同步算法_同步复位和异步复位常见问题总结

总结同步和异步复位使用中的常见问题。

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同步复位

问题1：

综合工具并不能轻易区分出同步复位信号和其他数据信号，综合出来的电路不唯一，某些电路结构在网表仿真时可能出现x态。

该段代码可能综合出两种电路结构。

电路结构如图所示，两种电路结构功能等价。但是在门仿真时如果ld是x态，mux的输出会被悲观的认为是x态。这导致复位信号并不能在仿真时把电路带到确定的状态，该问题不影响实际电路。

通过在模块中加入下边synopsys switch可以使得综合工具在电路实现时使得复位信号尽可能靠近寄存器，也可以设置如下综合变量得到同样效果。

问题2：

同步复位因为需要时钟才能生效，芯片上电时三态总线的控制端如果受控于同步复位寄存器，可能出现三态总线的冲突。

解决办法是引入rst信号直接控制三台总线的控制端。

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异步复位

问题1：

包含异步复位和异步置位的寄存器的模型和实际电路行为存在不一致的可能。

带有异步复位和异步置位的触发器的verilog描述如下，从语义上看仿真时，只有在时钟上升沿，复位信号下降沿或者置位信号下降沿触发器的输出才有可能发生改变。

实际上当复位信号和置位信号同时生效时，如果复位被解除，电路应该由复位状态进入置位状态。但是仿真上复位的接触不会触发输出值的更新，造成仿真歧义。

设计上强烈不推荐使用同时带有异步复位和异步置位端的寄存器。如果一定要使用，可以通过如下方式修正仿真模型行为。

问题2：

异步复位对毛刺敏感。

为解决这个问题，可以在复位源头加入毛刺滤除模块。此外，复位pad也应该采用施密特触发器。

问题3：

异步复位的release如果不满足寄存器的recover和removal要求可能导致寄存器在不同时钟周期解复位或者寄存器输出亚稳态的问题。

如图所示使用复位同步器进行异步复位同步解复位可以解决异步复位release的时序问题。

复位同步器的第二级肯定不存在亚稳态问题，这是因为第二级寄存器的D和Q在复位信号变化时均是0。

加入复位同步器后STA会做相应的检查保证复位分配树的延时满足寄存器recover和removal的要求。

问题4：

异步复位信号如果在DFT时意外生效会影响DFT的功能。

解决方案是使用test_mode信号屏蔽内部的异步复位信号。

ATPG测试前可以由专门的向量测试异步复位信号。

复位同步模块不能上链进行扫描。

参考资料：

Asynchronous & Synchronous Reset Design Techniques - Part Deux