quartus利用锁相环产生时钟_锁相环（PLL）的IP核调取及应用详解

最新推荐文章于 2024-06-02 19:50:25 发布
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写在前面的话

梦翼师兄经常告诉大家，FPGA最明显的优势就是它的速度。那么本节，梦翼师兄和大家一起来学习FPGA片内时钟管理单元PLL(锁相环)的应用。利用锁相环，我们可以在一个很宽广的范围内实现任意的分频和倍频。使用锁相环，可以有效的减少我们在时钟发生部分的代码量，同时更重要的，利用锁相环的“全局时钟树”，可以保证很好的时钟质量。

项目需求

我们使用锁相环生成两路时钟，一路为25MHz，另外一路为100MHz。通过这种方式我们可以学会利用锁相环实现分频和倍频的基本操作。

操作步骤

启动Quartus15.0

a5a5ac14e78eacd41d0bf6c170b87798.png在界面的右侧的IP Catalog的搜索中键入pll，然后双击【ALTPLL】

6f548b2ae91e73384f253dc46f56b9e2.png选择语言为Verilog，给IP起一个名字，这里把它叫做my_pll

a92302fa7a826a422f8adac02d4135ad.png点击【ok】以后，界面将会进入pll设置向导中ÿ

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weixin_39991148
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quartus利用锁相环产生时钟_如果你还不知道单片机的时钟怎么用，一定要看看这 5 点！...
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九里明兮
06-02 753
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FPGA学习笔记（十）IP核之PLL锁相环的学习总结
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qq_43409587的博客
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