JESD204B接口调试【开篇】

VIP文章 已于 2023-03-04 23:42:33 修改 276 收藏 3
分类专栏： JESD204B接口 文章标签： fpga开发
于 2022-11-03 00:24:22 首次发布
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本系列文章主要研究JESD使用的相关问题，首先对JESD204B协议的基础知识进行简要介绍，并通过AD9625和Xilinx 609T FPGA硬件平台，介绍一种典型的JESD204B使用场景；并在此应用结构的基础上，对Xilinx JESD204B IP的配置、官方例程进行介绍，以便更深一步理解JESD204B接口的使用；最后基于实际板卡的硬件设计，进行RTL代码设计、仿真、调测；

整个系列共分为四节，具体内容安排如下：

1.JESD204B基础知识

2.JESD204B应用结构—基于AD9625

3.JESD204B调试之IP配置

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傅里叶的FPGA
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Xilinx_JESD204B
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Xilinx_JESD204B_AXI配置 说明：通过FPGA的高速数据接口JESD204B对AD9625进行高速采集。 环境：Vivado2018.3。 IP核：JESD204(7.2)。 参考手册：pg066_jesd204 v7.2。 资料以及IP_licence：JESD204B AXI协议资料：AXI 文章目录JESD204B概述JESD204B接口术语JESD204B 层JESD204B_AXI介绍AXI介绍JESD204B__AXI_Lite接口AXI-Lite接口介绍AXI-Lite接口信号
使用JESD204B接口的AD9144参数设定.docx
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AD9144为高速DAC,在本高速DA转换工程中，详细阐述了AD9144的具体参数设定，，AD9144的参数设定与JESD204B有千丝万屡的关系，二者是相互对应的。
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掌握JESD204B（二）–AD6676的调试配置部分时钟芯片HMC7044配置HMC7044芯片说明AD芯片AD6676JESD204B接口配置JESD PHY配置JESD配置数据接收部分 配置部分 时钟芯片HMC7044配置 HMC7044芯片说明 HMC7044芯片框图： 本项目中使用的芯片模式为外时钟（输入100MHz晶振），PLL1使能模式，VCO频率为2400MHz；时钟配置关系如下： a) 输入至AD的时钟都配置为VCO的12分频200MHz; b) 输入至AD的SYS_REF都配置为VCO
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AD9625集宽输入带宽、高采样速率和出色的线性度等特性于一身，非常适合于频谱分析仪、数据采集系统以及各式军工电子应用，比如雷达和干扰/抗干扰措施等。
JESD204B调试5
babyjane_x的博客
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参与了一篇硬件电路图，由于接线有部分的出入，因此重新量了一下所有接口的信号线，结果发现SYNC的差分电平不正常，也对照的网上的接口，现在设计是电容隔直，测的信号一路明显偏小，后把电容去除直连，信号正常，结果发现，能正常读数据了，真当醉了。明天加信号看，能不能读取波形。
JESD204B接口调试记录1 - 简介
shuwei1990的博客
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ADC-JESD204B接口调试记录
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05-27 6919
调试 JESD调试时比较容易出问题的地方： 1、ADC配置： 2、时钟： ①外时钟： GTH参考时钟、jesd core时钟、sysref参考时钟 ②内时钟： drp时钟 3、复位：时钟锁定->ADC配置完成->JESD复位，JESD复位有以下三个，其中rx_reset为jesd core 和phy core复位，axi_reset为axi配置总线复位，rx_aresetn为输出标志复位完成。 后面补个图吧好抽象。。。。 问题描述 根据前面所述，ADC配置完成后首先进入CGS阶段。这时会发送连
JESD204接口调试总结——Xilinx JESD204B IP testbench解析
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 JESD204接口调试总结——Xilinx JESD204B IP testbench解析IP核配置testbench工程部分代码解读 IP核配置 1、IP核为接收功能 2、LMFC buffer设定为最大 3、4条lane 4、sysref下降沿采样 （前面的帖子有说明为什么下降沿） 1、选择第二种，保持更大灵活性（不然更多的功能被包在了IP核中） 1、SYSREF always 前面博文有介绍 2、不开扰码 3、F K参数与外面
【JESD204B】基于JESD204B协议的ADC、DAC数据传输
记录学习历程
01-31 4293
1、JESD204协议概述 ADC、DAC技术即模数、数模转换技术，在军用和民用领域广泛应用，如现在常用的有微信语音、网络电话、其典型数据处理流程： 语音输入->ADC采样->调制->基站->无线传输->基站->解调->DAC->语音输出 采样率在100MSPS以下的ADC芯片，通常采用LVCMOS电平的接口进行数据传输。而当采样时钟频率进一步提升到100MHz，数据有效间隔缩短，ADC芯片的多位并行数据线间的相对偏移变大，数据间的同步变得更加困难，所以
JESD204B调试2
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由于硬件设计的管脚问题，速率配置为低速5Gps，AD采样频率为500M，参考时钟为125M，设置AD的寄存器：0x56E --0x10 低速;0x590--0x27 8位AD 0x570--0x48 L=2 m=2 S=1，工作起来后，发现sync不稳定，网上查了一堆资料， 说是信号不号，主要是这板子上jtag上串干拢信号，用信号测过，干扰有点，现在不确定，是不是干拢引用的sync不稳定。
JESD204接口调试总结——JESD204B调试步骤最后归纳
gzy0506的博客
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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 JESD204接口调试总结——JESD204B调试步骤最后归纳首先验证SPI接口是正确的编写代码，并仿真完成上板调试常用排查手段总之 调试JESD接口的步骤： 首先验证SPI接口是正确的 对于transceiver器件而言，很多都是通过SPI配置。在SPI配置生效前，一般有一个 复位的管脚，注意这个复位的管脚需要置成正确的电平，使得transceiver器件能够正常工作。 然后就是验证SPI的读写是否正常。数据手册上面一般会有寄存器的介绍，
纸上谈兵_JESD204B
山音水月
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JESD204接口调试总结——Xilinx JESD204C IP工程应用
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JESD204接口调试总结——Xilinx JESD204C IP工程应用 JESD204C上板调试，我直接跳过了看它的example的过程，因为example blockdesign设计的内容比较多，看起来麻烦。因为我已经有了JESD204B调试的经验，那么JESD204C我依葫芦画瓢，直接把一些重点线连接起来，做一个有收有发的顶层模块后在通过收发回环来进行仿真 很明显，作为一个ADC和DAC接口，我们需要构建一个顶层模块 1、 IQ输入，作为DAC的数据源 2、 IQ输出，作为ADC采集的数据 3、 A
8，JESD204B协议介绍
fpga_start的博客
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一，数据信号电平ADC与FPGA之间的JESD204B数据传输采用的是CML电平标准，且为交流耦合，不需要外部匹配，使用起来很方便。FPGA接收端的MGT都会有内部匹配电路，无需用户自己设置外部上下拉电阻，如图1所示为ADC与FPGA之间的JESD204B数据通路。 图1：JESD204B数据传输交流耦合CML电平标准的详细内容百度一大堆，这里就不详细介绍了，其电平的示意图如图2所示。图2：CML信号电平示意图针对ads52j90这款芯片数据手册给出的值，如图3所示，我们知道Vhigh为1.2V
3.JESD204B调试之IP配置
weixin_40527849的博客
11-03 187
基于上一节的参数设置对Xilinx JESD204 IP进行配置
JESD204B调试4
babyjane_x的博客
08-27 428
配置参数为5Gps的低速模式，sync不稳定，周期性跳变，好在数据也出来了，把AD输出做了测试模式，输出特征码0xaaaa 0x5555，查看了很久，数据不对，根本没有规律可言，弄了很久，那时也想到数据是不是要解析，最后，是改了IP的JESD加了抗干扰模式，数据终于是出来了。改了几个测试模式，数据都正常。现在要解决的问题是sync不稳定的问题，查了网上的资料，是信号不好，问题我看了一下数据输出还好，是不是那里设置有问题？...
JESD204接口调试总结——JESD204B调试界面
gzy0506的博客
11-06 6001
JESD204接口调试总结——JESD204B调试界面自制调试工具介绍实现功能后记 自制调试工具介绍 多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。 因为xilinx jesd IP的操作以及内部寄存器还是比较固定的，做到界面中相当于是对所有控制指令的一次总结。也许相当长的时间可能不会用到JESD，总结的文档也有可能随着时间过长而丢失。但自己做的调试软件可以待自己需要的时候随时拿出来，很快就能使用。 下面是我做的界面 实现功能 按钮的功能如下： 复位: 复位FPGA jesd

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