ISERDERS原语有哪些功能

FPGA中的ISERDES（Input SERial/DESerializer）原语是一个关键的功能单元，主要用于实现高速源同步输入数据的串并转换。ISERDES原语的具体功能可以归纳如下：

1. 串并转换
   主要功能：ISERDES接收外部输入到FPGA的高速源同步串行信号，并在FPGA内部将其转换成用户需要的并行数据。这种转换对于处理高速串行接口（如SERDES接口）接收到的数据至关重要。
2. 支持多种数据模式
   SDR模式：在单数据速率（SDR）模式下，ISERDES支持多种位宽的数据转换，包括2、3、4、5、6、7、8bit。
   DDR模式：在双数据速率（DDR）模式下，ISERDES支持4、6、8bit位宽的数据转换。若需要处理10或14bit位宽的数据，可以通过两个ISERDES模块级联来实现。
3. Bitslip功能
   数据重新排列：Bitslip模块允许设计者重新排列输入的并行数据，这对于源同步接收特别有用，可以帮助实现并行数据的精确边界对齐。
   操作方式：在SDR模式下，每次Bitslip使能时，数据会左移一次；在DDR模式下，Bitslip使能一次，数据可能会右移一次或左移三次（两者交替进行），以适应DDR模式的特殊性。
4. 时钟管理
   高速源同步串行时钟：ISERDES接收高速源同步串行时钟作为输入，该时钟用于同步串行数据的接收。
   并行数据获取时钟：ISERDES还提供并行数据获取时钟，该时钟用于在转换后的并行数据上执行操作，如读取或处理。
   控制时钟：用于控制ISERDES内部的操作，如Bitslip功能的启用和禁用。
5. 配置灵活性
   参数配置：ISERDES支持多种参数配置，包括数据速率（SDR/DDR）、数据宽度、时钟反相使能等，以适应不同的应用场景和需求。
   接口类型：ISERDES可以根据接口类型（如MEMORY、NETWORKING等）进行优化，以提供最佳的性能和功耗表现。
6. 性能优化
   降低抖动和延迟：通过优化时钟信号的处理和并行数据的转换过程，ISERDES有助于降低信号抖动和延迟，提高数据传输的可靠性和效率。
7. 与其他FPGA资源的协同工作
   与BUFG等时钟缓冲器协同工作：ISERDES通常需要与全局时钟缓冲器（如BUFG）协同工作，以确保时钟信号的稳定性和可靠性。通过显式调用BUFG等底层模块，设计者可以指示编译器将时钟信号连接到全局时钟树上，从而实现最佳的时钟性能。
   综上所述，ISERDES原语在FPGA设计中扮演着重要角色，它提供了高速源同步输入数据的串并转换功能，支持多种数据模式和灵活的参数配置，有助于实现高效、可靠的数据传输。

ISERDES参考时钟通常是200M，包括DDR的参考时钟也是200M。可以选择调整时钟或者数据的相位。每次步进的长度是1/FRQ1/21/32