ZYNQ7010 PS PL BRAM少量数据通讯测试

已于 2024-05-07 10:48:21 修改
阅读量104 收藏 1
点赞数
分类专栏： FPGA 文章标签： fpga开发
于 2024-04-26 11:54:10 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_41613969/article/details/138213860
版权

1. 配置BD

在这里插入图片描述
配置GP master配置GP master引出PS时钟在这里插入图片描述复位在这里插入图片描述
PL到PS中断
在这里插入图片描述

添加 AXI BRAM Controller ip
在这里插入图片描述
在这里插入图片描述

自动连线并引出使用的引脚。

2. 编写PL代码

在这里插入图片描述

module top_bram(
    DDR_addr,
    DDR_ba,
    DDR_cas_n,
    DDR_ck_n,
    DDR_ck_p,
    DDR_cke,
    DDR_cs_n,
    DDR_dm,
    DDR_dq,
    DDR_dqs_n,
    DDR_dqs_p,
    DDR_odt,
    DDR_ras_n,
    DDR_reset_n,
    DDR_we_n,
    FIXED_IO_ddr_vrn,
    FIXED_IO_ddr_vrp,
    FIXED_IO_mio,
    FIXED_IO_ps_clk,
    FIXED_IO_ps_porb,
    FIXED_IO_ps_srstb 
    );
  inout [14:0]DDR_addr;
  inout [2:0]DDR_ba;
  inout DDR_cas_n;
  inout DDR_ck_n;
  inout DDR_ck_p;
  inout DDR_cke;
  inout DDR_cs_n;
  inout [3:0]DDR_dm;
  inout [31:0]DDR_dq;
  inout [3:0]DDR_dqs_n;
  inout [3:0]DDR_dqs_p;
  inout DDR_odt;
  inout DDR_ras_n;
  inout DDR_reset_n;
  inout DDR_we_n;
  inout FIXED_IO_ddr_vrn;
  inout FIXED_IO_ddr_vrp;
  inout [53:0]FIXED_IO_mio;
  inout FIXED_IO_ps_clk;
  inout FIXED_IO_ps_porb;
  inout FIXED_IO_ps_srstb;    

   wire [31:0]doutb;
   wire [31:0]addrb;
   wire [31:0]dinb;
   wire [3:0]web;
   wire pl_clk,pl_rstn;
   wire  IRQ_F2P_0;
   
   Bram_rw Bram_rw_u(
    .clk_bram(pl_clk),
	.rst_n(pl_rstn),
	.doutb(doutb),
	.data(32'd1000), //要写入的数据
	.addrb(addrb),		
	.dinb(dinb),
	.web(web),  //有效字节
	.IRQ_F2P_0(IRQ_F2P_0)
    ); 
    
    system_wrapper  system_wrapper_u
   (
    .DDR_addr(DDR_addr),
    .DDR_ba(DDR_ba),
    .DDR_cas_n(DDR_cas_n),
    .DDR_ck_n(DDR_ck_n),
    .DDR_ck_p(DDR_ck_p),
    .DDR_cke(DDR_cke),
    .DDR_cs_n(DDR_cs_n),
    .DDR_dm(DDR_dm),
    .DDR_dq(DDR_dq),
    .DDR_dqs_n(DDR_dqs_n),
    .DDR_dqs_p(DDR_dqs_p),
    .DDR_odt(DDR_odt),
    .DDR_ras_n(DDR_ras_n),
    .DDR_reset_n(DDR_reset_n),
    .DDR_we_n(DDR_we_n),
    .FIXED_IO_ddr_vrn(FIXED_IO_ddr_vrn),
    .FIXED_IO_ddr_vrp(FIXED_IO_ddr_vrp),
    .FIXED_IO_mio(FIXED_IO_mio),
    .FIXED_IO_ps_clk(FIXED_IO_ps_clk),
    .FIXED_IO_ps_porb(FIXED_IO_ps_porb),
    .FIXED_IO_ps_srstb(FIXED_IO_ps_srstb),
    .IRQ_F2P_0(IRQ_F2P_0),
    .addrb_0(addrb),
    .clkb_0(pl_clk),
    .dinb_0(dinb),
    .doutb_0(doutb),
    .enb_0(1'b1),
    .pl_clk(pl_clk),
    .pl_rstn(pl_rstn),   
    .rstb_0(!pl_rstn),
    .web_0(web)
    );
    
    
endmodule


module Bram_rw(
    input                clk_bram,
	input                rst_n,
	input          [31:0]doutb,
	input          [31:0]data, //要写入的数据
	output         [31:0]addrb,		
	output     reg [31:0]dinb ,
	output     reg [3:0] web,  //有效字节
	output     reg IRQ_F2P_0
    );
  
  //PL写BRAM  
//  wire dinbValueVio = 32'd1000;//写入的数据的初始值    
  wire  writeEnVio;//启动写数据    
  reg  writeEnReg1;
  reg  wrState;
  reg  [31:0] addrbWrite;//写数据地址
 //PL读BRAM
  wire  readEnVio;//启动读数据  
  reg   readEnReg1;
  reg   rdState;
  reg   [31:0]addrbRead ;
   wire rstb;
   assign  rstb = ~rst_n;
   assign    addrb = wrState?addrbWrite:rdState?addrbRead:32'd0;
  /******pl wr bram*******/ 
  /******pl wr bram*******/ 
  /******pl wr bram*******/ 
  always@(posedge clk_bram)begin
		if(rstb)begin
			writeEnReg1 <= 1'b0;	
		end 
		else begin
			writeEnReg1 <= writeEnVio;		
		end
	end
  
 always@(posedge clk_bram)begin
		if(rstb )begin
			dinb       <= 32'd0;
			web        <=  4'd0;
			wrState    <= 1'b0;
			addrbWrite <= 32'd0;
		end 
		else begin
		  case(wrState)
			1'b0:
				if(writeEnVio&~writeEnReg1)begin//边沿检测，检测到上升沿启动写过程	
					wrState           <= 1'b1;
					web               <= 4'b1111;
					addrbWrite        <= 32'd0;
					dinb               <= data;	//
				end 
				else begin
					wrState           <= wrState;
					web          <= 4'd0;
					addrbWrite        <= 32'd0;
					dinb               <= 32'd0;
				end				
			1'b1:
				if(addrbWrite >= 32'd32)begin  //写入9个数据0-32，每个数据32位  
					wrState      <= 1'b0;
					web          <= 4'd0;
					addrbWrite  <= 32'd0;
					dinb[31:0]   <= 32'd0;
				end
				else begin
					wrState <= wrState;
					web    <= web;
					addrbWrite <= addrbWrite + 32'd4;					
					dinb  <= dinb + 32'd1;   //写入每个地址数据累加1
				end
			endcase
		end
	end
	/******pl rd bram*******/ 
	/******pl rd bram*******/ 
	always@(posedge clk_bram)begin
		if(rstb )begin
			readEnReg1 <= 1'b0;	
		end 
		else begin
			readEnReg1 <= readEnVio;		
		end		
	end
	
	always@(posedge clk_bram)begin
		if(rstb)begin
			rdState    <= 1'b0;
			addrbRead <= 32'd0;
		end 
		else begin 
			case(rdState)
			1'b0:
				if(readEnVio&~readEnReg1)begin			
					rdState    <= 1'b1;
					addrbRead  <= 32'd0;
				end else begin
					rdState    <= 1'b0;
					addrbRead <= 32'd0;
				end
			1'b1:
				if(addrbRead >= 32'd32)begin
					rdState <= 1'd0;
				end else begin
					addrbRead <= addrbRead+ 32'd4;
					rdState <= rdState;
				end
			endcase
		end
	end	
	
vio_0 vio_0_u (
  .clk(clk_bram),              // input wire clk
  .probe_out0(readEnVio),  // output wire [0 : 0] probe_in0
  .probe_out1(writeEnVio)  // output wire [0 : 0] probe_in1
);
	
ila_0 ila_0_u (
	.clk(clk_bram), // input wire clk
	.probe0(addrb), // input wire [12:0]  probe0  
	.probe1(doutb), // input wire [31:0]  probe1 
	.probe2(dinb), // input wire [31:0]  probe2 
	.probe3(web), // input wire [3:0]  probe3 
	.probe4(wrState), // input wire [0:0]  probe4 
	.probe5(rdState) // input wire [0:0]  probe5
);	

//PL到PS中断	
	reg wrStateEnd;	
	always@(posedge clk_bram)begin
		if(rstb)		
			wrStateEnd <= 1'b0;	
	   else 
	       wrStateEnd <= wrState;
	   end
	  
	  always@(posedge clk_bram)begin
		if(rstb)	
			IRQ_F2P_0 <= 1'b0;		  
	   else if(wrStateEnd & (!wrState))
	       IRQ_F2P_0 <= 1'b1;
	    else
	       IRQ_F2P_0 <= 1'b0;
	  end
endmodule


module system_wrapper
   (DDR_addr,
    DDR_ba,
    DDR_cas_n,
    DDR_ck_n,
    DDR_ck_p,
    DDR_cke,
    DDR_cs_n,
    DDR_dm,
    DDR_dq,
    DDR_dqs_n,
    DDR_dqs_p,
    DDR_odt,
    DDR_ras_n,
    DDR_reset_n,
    DDR_we_n,
    FIXED_IO_ddr_vrn,
    FIXED_IO_ddr_vrp,
    FIXED_IO_mio,
    FIXED_IO_ps_clk,
    FIXED_IO_ps_porb,
    FIXED_IO_ps_srstb,
    IRQ_F2P_0,
    addrb_0,
    clkb_0,
    dinb_0,
    doutb_0,
    enb_0,
    pl_clk,
    pl_rstn,
    rstb_0,
    web_0);
  inout [14:0]DDR_addr;
  inout [2:0]DDR_ba;
  inout DDR_cas_n;
  inout DDR_ck_n;
  inout DDR_ck_p;
  inout DDR_cke;
  inout DDR_cs_n;
  inout [3:0]DDR_dm;
  inout [31:0]DDR_dq;
  inout [3:0]DDR_dqs_n;
  inout [3:0]DDR_dqs_p;
  inout DDR_odt;
  inout DDR_ras_n;
  inout DDR_reset_n;
  inout DDR_we_n;
  inout FIXED_IO_ddr_vrn;
  inout FIXED_IO_ddr_vrp;
  inout [53:0]FIXED_IO_mio;
  inout FIXED_IO_ps_clk;
  inout FIXED_IO_ps_porb;
  inout FIXED_IO_ps_srstb;
  input [0:0]IRQ_F2P_0;
  input [31:0]addrb_0;
  input clkb_0;
  input [31:0]dinb_0;
  output [31:0]doutb_0;
  input enb_0;
  output pl_clk;
  output [0:0]pl_rstn;
  input rstb_0;
  input [3:0]web_0;

  wire [14:0]DDR_addr;
  wire [2:0]DDR_ba;
  wire DDR_cas_n;
  wire DDR_ck_n;
  wire DDR_ck_p;
  wire DDR_cke;
  wire DDR_cs_n;
  wire [3:0]DDR_dm;
  wire [31:0]DDR_dq;
  wire [3:0]DDR_dqs_n;
  wire [3:0]DDR_dqs_p;
  wire DDR_odt;
  wire DDR_ras_n;
  wire DDR_reset_n;
  wire DDR_we_n;
  wire FIXED_IO_ddr_vrn;
  wire FIXED_IO_ddr_vrp;
  wire [53:0]FIXED_IO_mio;
  wire FIXED_IO_ps_clk;
  wire FIXED_IO_ps_porb;
  wire FIXED_IO_ps_srstb;
  wire [0:0]IRQ_F2P_0;
  wire [31:0]addrb_0;
  wire clkb_0;
  wire [31:0]dinb_0;
  wire [31:0]doutb_0;
  wire enb_0;
  wire pl_clk;
  wire [0:0]pl_rstn;
  wire rstb_0;
  wire [3:0]web_0;

  system system_i
       (.DDR_addr(DDR_addr),
        .DDR_ba(DDR_ba),
        .DDR_cas_n(DDR_cas_n),
        .DDR_ck_n(DDR_ck_n),
        .DDR_ck_p(DDR_ck_p),
        .DDR_cke(DDR_cke),
        .DDR_cs_n(DDR_cs_n),
        .DDR_dm(DDR_dm),
        .DDR_dq(DDR_dq),
        .DDR_dqs_n(DDR_dqs_n),
        .DDR_dqs_p(DDR_dqs_p),
        .DDR_odt(DDR_odt),
        .DDR_ras_n(DDR_ras_n),
        .DDR_reset_n(DDR_reset_n),
        .DDR_we_n(DDR_we_n),
        .FIXED_IO_ddr_vrn(FIXED_IO_ddr_vrn),
        .FIXED_IO_ddr_vrp(FIXED_IO_ddr_vrp),
        .FIXED_IO_mio(FIXED_IO_mio),
        .FIXED_IO_ps_clk(FIXED_IO_ps_clk),
        .FIXED_IO_ps_porb(FIXED_IO_ps_porb),
        .FIXED_IO_ps_srstb(FIXED_IO_ps_srstb),
        .IRQ_F2P_0(IRQ_F2P_0),
        .addrb_0(addrb_0),
        .clkb_0(clkb_0),
        .dinb_0(dinb_0),
        .doutb_0(doutb_0),
        .enb_0(enb_0),
        .pl_clk(pl_clk),
        .pl_rstn(pl_rstn),
        .rstb_0(rstb_0),
        .web_0(web_0));
endmodule

3. PS端代码

往BRAM地址写入数据
Xil_Out32(BRAM_ADDR + 4i,dataIn);
读出数据
dataOut[i] = Xil_In32(BRAM_ADDR + 4i);
DEBUG模式查看内存是否写入成功
ILA和VIO操作PL侧读写
PS端中断回调函数里读出数据。

嵌入式阿萌
关注
  • 0
    点赞
  • 踩
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
矿卡EBAZ4203-zynq7010的学习之旅（6）
weixin_46213760的博客
08-12 863
ZYNQ7010-EBAZ4203 使用Block Memory Generator
正点原子 战舰原理图pcb_【正点原子FPGA连载】第二章实验平台简介--领航者ZYNQ之linux开发指南...
weixin_39992788的博客
11-18 4344
1）实验平台：正点原子领航者ZYNQ开发板2）平台购买地址：https://item.taobao.com/item.htm?&id=6061601087613）全套实验源码+手册+视频下载:http://www.openedv.com/docs/boards/fpga/zdyz_linhanz.html4）对正点原子FPGA感兴趣的同学可以加群讨论：8767449005）正点原子资料更新...
Vivado中xilinx_BRAM IP核使用
asd741853的博客
03-07 3627
Vivado2017.2 中BRAM版本为 Block Memory Generator Specific Features 8.3 BRAM IP核包括有5种类型： Single-port RAM 单端口RAM Simple Dual-port RAM简单双端口RAM（A写数据B读数据） True Dual-port RAM 双端口...
ZYNQ PL和LINUX AXI-BRAM 写入
叮咯咙咚呛36的博客
01-15 3469
       最近在调试ZYNQ-7010系列的版块时，PL与Linux系统通过AXI-BRAM进行32bit数据交互，发现经常出现bram内存未更新，一直困扰了两天，一度找不到背锅侠，哈哈，最终原因还是在PL侧，解决思路如下：1、降低AXI-BRAM 系统clk频率（暂认定为主要原因，具体仍需研究datasheet）---&gt;&gt; CLK_100MHz降为CLK_50MHz因为手册中提到...
ZYNQ PS PL 数据交互 Bram
z555hzl的博客
08-25 3795
文章目录前言一、ZYNQ数据交互方式二、Create Block Design1.创建硬件工程2.封装的ip代码3.使用vitis写ps端程序输出效果 前言 关于zynq PS PL 数据交互的方式，本文搭建了一个基于Bram的数据交互方式 以下是本篇文章正文内容，下面案例可供参考 一、ZYNQ数据交互方式 AXI DMA AXI DMA 主要进行大批量的数据交换，有两种模式Direct Register Mode和Scatter/Gather Mode，前者为传统的DMA方式，目标地址，源地址，长度.
ZYNQ学习笔记（四）：PL与PS数据交互——基于BRAM IP 核的（PS端读写＋PL端读）控制实验
weixin_44852755的博客
11-07 6551
说起PS、PL数据交互，常见的有IO方式：MIO EMIO GPIO，还有利用BRAM或FIFO等，在上一篇文章ZYNQ学习笔记（三）：PL与PS数据交互—— UART串口+AXI GPIO控制DDS IP核输出实验咱们学会了如何利用AXI GPIO IP核来实现PS（写）与PL（读）的数据交互，那么这篇文章来学习如何使用BRAM~在前面关于BRAM IP核的基础知识应该说的差不多了，那么我该怎么去写一个模块，能让它读出BRAM 0地址处的32位（4字节）的数据呢？input clk,
基于Zynq7000平台VxWorks6.9开发应用——PS与PL通信 BRAM应用篇
CPUOS2010的博客
05-31 1833
前言 本篇文章主要讲解在Xilinx ZedBoard上开发PS与PL读写BRAM进行数据通信，从BRAM硬件平台设计、VxWorks6.9开发PS与PL的BRAM读写功能，力求讲述清楚开发流程，并配套完整的演示软件和相关代码进行验证。下面将从以下几个方面进行讲解。 BRAM设计概述 Xilinx Vivado BRAM设计与实现 VxWorks6.9开发PS与PL的BRAM读写 开发使用工具说明： Xilinx Vivado2018.3 Xilinx SDK2018...
ZYNQ PS与PL共享DDR
qq_38128961的博客
11-07 9479
平台： 开发板：ZYNQ-7000系列裸板开发 开发环境：vivado hls、vivado、sdk 参考 https://blog.csdn.net/weixin_36474809/article/details/85111550 https://www.csdn.net/link?target_url=http%3A%2F%2Fwww.eefocus.com%2Fanta...
米联客 ZYNQ/SOC 精品教程 S02-CH19 利用BRAM进行PS与PL间数据交互
09-02 1304
软件版本：VIVADO2017.4 操作系统：WIN10 64bit 硬件平台：适用米联客 ZYNQ系列开发板 米联客(MSXBO)论坛：www.osrc.cn答疑解惑专栏开通，欢迎大家给我提问！！ 19.1 概述 本课介绍一种基于PL端BRAM的方式，进行PS和PS之...
XILINX ZU系列FPGA PS-PL通过双口BRAM进行数据通信实验
weixin_43813325的博客
10-23 2582
前言 emm最近开始学习ZYNQ PS部分开发，主要是想通过PS-PL BRAM通信接口学习一下在SDK上对PS内存的操作，实际上PL-PS之间通信即通过操作同一片地址空间实现数据通信哈，大数据量的通信通常用DMA实现，少量配置数据传输的话可以用block ram实现。 1、VAVIDO搭建block design 搭建BD主要是配置PS外围部分连接，包括PS和外设之间，PS和PL之间的连接，如图所示搭建BRAM所需最小外围连接，包括PS部分，复位模块，双口BRAM等模块。 1️⃣zynq ps：配置PS
ZYNQ通过PS访问PL端BRAM例程
05-28
PS 每向 BRAM 完成写入 1 个 32 位数据后通过 AXI GPIO 输出 1 个 上升沿信号， PL 捕获上升沿后立即将 PS 写入的 32 位数据读出，然后加 2，再存入原地址中。存储完成后， PL 通 过 AXI GPIO 向 PS 输入 1 个翻转...
Xilinx zynq PS 透过bram和dma和PL进行数据交互
12-15
PL透过bram 向PL传递 0-9的数据,PL进行数据处理后( 在此为了简化,就将所取得的数据 + 100 返回) 透过dma 传回PS https://blog.csdn.net/howard789/article/details/111194482
ZYNQ BRAM实现PS与PL数据交互
04-23
本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中 加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。 以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，...
ZYNQ 7010实现ps_pl_bram驱动（SDK驱动）.zip
03-21
ZYNQ 7010驱动程序，SDK驱动库。 项目代码可直接编译运行~
ZYNQ AX7020 PL读写PS端 DDR 数据 vivado
01-17
PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA 的方式来进行，但是各种协议非常麻烦...
【FPGA项目】bin文件ram存取回环测试
最新发布
m0_56262476的博客
06-13 541
使用赛灵思FPGA搭建bin文件存储系统，使用matlab生成bin文件，并通过串口将bin文件存入到FPGA的ram中，再通过串口将ram中的数据读取出来。
AXI Quad SPI IP核子模块
u011565038的博客
06-07 507
当选择Enable Performance Mode选项时，AXI Quad SPI IP核向后兼容所有早期版本的AXI Quad SPI IP核。
FPGA SPI采集ADC7606数据
wangjie36的博客
06-07 413
当数据完成转换后，CS为电平期间，每个时钟的上升沿完成数据的采样，这里有一个FRSTDATA的表中，代 表每次转换的第一个数据，这里实际可以不用这个信号，因为每次CS之后的第一个上升沿时钟我们就是开始采样数据,每16次完成一路ADC的采集。当寄存器中的内容全部移出时，相当于完成了两个寄存器内容的交换。在5us的采样周期内，可以看到convsta/convsta从高到低后,AD转换开始，busy信号变高，之后CS变低，可以看到CS的结束在busy信号后，所以可以确保最后读取的数据时已经转换好的数据。
zynq7010的PL部分最大工作频率是多少
06-09
Zynq-7010的PL部分最大工作频率取决于具体的实现和设计约束。一般情况下，PL部分的最大工作频率是可以通过工艺制程、电压、温度等因素进行优化的。根据Xilinx官方文档的说明，Zynq-7010的PL部分可以支持最高达450 MHz的工作频率。但是，在实际的设计中，PL部分的最大工作频率需要根据具体的设计实现以及其他系统限制进行优化调整。因此，PL部分的最大工作频率具体取决于具体的设计实现和环境因素。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值