详细记录如何在VS Code上搭建verilog的编程环境

1. 需要的东西：

   1. 代码亮高；√
   2. 语句块识别；√
   3. 自动补全；√
   4. 代码检查；√
   5. 代码格式化；
   6. testbench自动生成；√
   7. 跳转到定义；√

2. 代码检查：听说用开源的iverilog比较好，但本人有modelsim，就基于modelsim实现了，并且modelsim看波形比较方便；

   1. 参考博客：

      https://blog.csdn.net/qq_42341984/article/details/105082502

   2. 安装完之后自动有vlog；

   3. 配置成modelsim，新建worklibrary，并指定路径即可；

   4. 测试代码检查，vlog编译工具，功能正确；

3. 代码格式化工具：

   1. 参考博客：

      https://zhuanlan.zhihu.com/p/338497672

4. 自动例化/TB工具：

   1. 参考博客：

      https://zhuanlan.zhihu.com/p/338497672

   2. 因为之前安装了Anaconda，只需要安装个插件就可以使用了；

5. 代码格式化：

   1. 下载插件；
   2. 下载相应版本的java，不需要配置环境变量，直接重启即可；如果配置环境变量，要解决冲突的问题；
   3. 根据插件描述，创建参数文档；
   4. 原本的有错误，进行修改；