大话Verilog-Verilog入门（三）

最新推荐文章于 2024-08-13 09:57:44 发布

EE林

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分类专栏： FPGA/ARM 文章标签：模块 FPGA Verilog 测试平台

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上一篇聊了一些基础的门电路。也为今天介绍一位重磅的帅气先生给大家认识，算是做了一丢丢的准备了。

模块（block）先生

最近一直项目缠身，有时候，打开网页来写点什么呢，突然又被其他事情给打断了。今日脑袋瓜突然冒出了模块先生的大概模样，想了想，又打开了网页，跟大家聊聊模块先生的那些事儿。
模块先生，他会的技能和小时候数学书小明整天干的事情有点类似，小明有一个大箱子，大箱子里面有6个箱子，6个箱子里面又各有2个箱子。而我们的模块先生就是这些箱子吧了，只不过，这些小箱子拥有了各自的名字吧了。不过所有的模块先生均属于同一物种，因为他头顶module，脚踩endmodule，这个很多时候，也作为识别他是否是模块先生的一个重要标志。
下面我们正式的来介绍一位之前出现过的，叫做Verilog1的模块先生。
这里写图片描述

Verilog1模块先生的肖像图就如上面所示了，只是他和我们一般的肖像图不是特别一样，他把他会的特长什么也花了上去。
图中我们可以看出module后面带的就是模块的名字，括号里则将所有的输入口和输出口（A，B，Y）都显露了出来，一般的话我们的模块先生会有两个比较鲜明的特征的，刚刚介绍的接口（A,B,Y），一个则是描述逻辑功能（and（Y,A,B））了，往往知道了这个几个特征后，你对模块先生的了解也就知道了个一二三了。
图中的Verilog1模块先生代表着一个与门的功能。
我们将Verilog1模块先生的部分代码做稍稍的修改，他便可以作为其他用处了。
这里写图片描述

这里我们增加了一个输入口给Verilog1模块先生，这样他便成了一个二选一选择器了。

到这里大家可能已经对模块先生有个基本的认识了。对于模块先生的其他代码不认识没关系，反正也才聊到第三篇而已。
这个时候，只要以后，大家在路上碰到了我们的模块先生，只要认得他便可了，知道他的名字和简单的功能已经足够了。

模块先生还会在测试的时候出现

只要将上面Verilog1模块先生的输入输出口，每个口排特定的数字兵去，我们的输入输出口便有了限定的意义了。
而这个数字则成了这个输入口的赋值，这样，这个模块先生变成了我们的测试平台了。
可是为什么我们需要讲模块先生转换为测试平台呢，好好得当个美男子不好吗？
因为我们将数字给了这些输入口后，相当于我们布线了，加上一些数字的延迟，这时候我们的输出口则成了布线后输出（布线后仿真）了，而布线后仿真的结果是和实际电路的结果是很相似的。
这样，我们就可以迅速的在电脑将各个模块先生进行组合形成一个小型功能进行仿真了。