本文依据网络资料及工作经验整理而成,如有错误请留言。
文章为个人辛苦整理,付费内容,禁止私自转载。
文章专栏:《黑猫的FPGA知识合集》
1 逗号问题
(1)模块传参的括号里面,最后一个参数没有逗号
2 verilog中小于等于和非阻塞赋值都是<=,为什么不会混淆
一种是判断语句;一种是赋值语句,编译时会自动识别。比如if()中的就被编译为判断语句
本文依据网络资料及工作经验整理而成,如有错误请留言。
文章为个人辛苦整理,付费内容,禁止私自转载。
文章专栏:《黑猫的FPGA知识合集》
(1)模块传参的括号里面,最后一个参数没有逗号
一种是判断语句;一种是赋值语句,编译时会自动识别。比如if()中的就被编译为判断语句